Verilog-AMS (от Verilog Analog Mixed-Signal Simulation) — язык описания и моделирования аппаратуры, был создан компанией Accellera на основе Verilog-A и Verilog-D с дополнительными возможностями, целью которого является работа с аналоговыми, аналогово-цифровыми системами и интегральными микросхемами, использование модулей, на высоких уровнях поведенческого и структурного описания систем и её компонентов.
Verilog-AMS — язык описания аппаратуры (hardware description language (HDL); Verilog (IEEE 1364—1995 Verilog HDL)). Характеристики Verilog-AMS модулей могут быть описаны математически и внутренними параметрами этого модуля. Структура компонента также может быть описана в термах связанных с ним подкомпонент. Данное описание может быть использовано в разных дисциплинах. Компоненты и архитектура Verilog-AMS HDL состоят из полной IEEE 1364—1995 Verilog HDL спецификации (Verilog-D) для описания аналоговых систем (Verilog-A) плюс дополнения к ним Verilog-AMS HDL.
Verilog-AMS HDL применяется для описания контактов, портов и цепей. При работе с аналоговыми устройствами используются законы сохранения обобщённой формы, такие как Кирхгофа и потенциала (KPL и KFL). Они определены в терминах количеств (например, напряжения и тока), связанных с поведением аналоговых схем. Verilog-AMS HDL может также использоваться, чтобы описать цифровые системы (в IEEE 1364-1995 Verilog HDL) и смешанные (аналогово-цифровые) системы, используя дискретные и непрерывные описания как определено в LRM.
Verilog-AMS HDL расширяет особенности цифрового языка моделирования (IEEE 1364—1995 Verilog HDL), обеспечивая единственный объединённый язык совместимый с аналоговой и цифровой семантикой.