Блок генерации адреса ( AGU ), иногда также называемый блоком вычисления адреса ( ACU ), [1] - это исполнительный блок внутри центральных процессоров (ЦП), который вычисляет адреса, используемые ЦП для доступа к основной памяти . За счет того, что вычисления адресов обрабатываются отдельной схемой, которая работает параллельно с остальной частью ЦП, количество циклов ЦП, необходимых для выполнения различных машинных инструкций, может быть уменьшено, что приводит к повышению производительности. [2] [3]
При выполнении различных операций процессорам необходимо вычислять адреса памяти, необходимые для выборки данных из памяти; например, позиции элементов массива в памяти должны быть вычислены до того, как ЦП сможет извлечь данные из фактических мест памяти. Эти вычисления с генерацией адреса включают различные целочисленные арифметические операции , такие как сложение, вычитание, операции по модулю или битовые сдвиги . Часто для вычисления адреса памяти используется более одной машинной инструкции общего назначения, которые не обязательно декодируют и выполняютбыстро. Путем включения AGU в конструкцию ЦП вместе с введением специализированных инструкций, использующих AGU, различные вычисления для генерации адресов могут быть выгружены из остальной части ЦП и часто могут быть выполнены быстро за один цикл ЦП. [2] [3]
Возможности AGU зависят от конкретного процессора и его архитектуры . Таким образом, некоторые AGU реализуют и предоставляют больше операций вычисления адресов, в то время как некоторые также включают более сложные специализированные инструкции, которые могут работать с несколькими операндами одновременно. [2] [3] Кроме того, некоторые архитектуры ЦП включают несколько блоков AGU, поэтому одновременно может выполняться более одной операции вычисления адреса, что приводит к дальнейшему повышению производительности за счет использования суперскалярной природы усовершенствованных конструкций ЦП. Например, Intel включает несколько AGU в свои микроархитектуры Sandy Bridge и Haswell. , которые увеличивают пропускную способность подсистемы памяти ЦП, позволяя выполнять несколько инструкций доступа к памяти параллельно. [4] [5] [6]
См. Также [ править ]
- Арифметико-логический блок (АЛУ) - цифровая схема, выполняющая арифметические и побитовые логические операции над целыми двоичными числами.
- Блок с плавающей запятой (FPU) - то же, что и ALU, но для чисел с плавающей запятой
- Загрузка – магазин
- Bulldozer (микроархитектура) - еще одна микроархитектура ЦП, включающая несколько AGU, разработанная AMD.
- Переименование регистров - метод, который повторно использует регистры ЦП и позволяет избежать ненужной сериализации программных операций
- Станция резервирования - функция ЦП, которая позволяет использовать результаты различных операций при обходе регистров ЦП
- Блок исполнения
Ссылки [ править ]
- ↑ Корнелис Ван Беркель; Патрик Меувиссен (12 января 2006 г.). «Блок генерации адреса для процессора (патентная заявка US 2006010255 A1)» . google.com . Проверено 8 декабря 2014 года .
- ^ a b c «Глава 4: Блок генерации адресов (Руководство по семейству DSP56300)» (PDF) . ecee.colorado.edu . 16 сентября 1999 . Проверено 8 декабря 2014 года .
- ^ a b c Дарек Михоцка (27 декабря 2000 г.). «Pentium 4: Раунд 1 - Intel лидирует» . emulators.com . Проверено 8 декабря 2014 года .
- ↑ Дэвид Кантер (25 сентября 2010 г.). "Микроархитектура Intel Sandy Bridge: подсистема памяти" . realworldtech.com . Проверено 8 декабря 2014 года .
- ↑ Дэвид Кантер (13 ноября 2012 г.). «Микроархитектура процессора Intel Haswell: иерархия памяти Haswell» . realworldtech.com . Проверено 8 декабря 2014 года .
- ^ Пер Хаммарлунд (август 2013). «Процессор Intel Core четвертого поколения под кодовым названием Haswell» (PDF) . hotchips.org . п. 25 . Проверено 8 декабря 2014 года .
Внешние ссылки [ править ]
 | Викискладе есть медиафайлы, связанные с блоками генерации адресов . |
- Блок генерации адресов в семействе Motorola DSP56K , июнь 2003 г., Motorola
- Модуль генерации адресов в приложениях DSP , сентябрь 2013 г., Андреас Элиар
- Информатика снизу вверх, Глава 3. Компьютерная архитектура , сентябрь 2013 г., Ян Винанд.
