Метод логических усилий , термин, придуманный Иваном Сазерлендом и Бобом Спроуллом в 1991 году, представляет собой простой метод, используемый для оценки задержки в схеме КМОП . При правильном использовании он может помочь в выборе логических элементов для данной функции (включая количество необходимых ступеней) и размеров вентилей для достижения минимальной задержки, возможной для схемы.
Вывод задержки в логическом элементе [ править ]
Задержка выражается в единицах базовой задержки, τ = 3RC , задержки инвертора, управляющего идентичным инвертором без какой-либо дополнительной емкости, добавляемой межсоединениями или другими нагрузками; связанное с этим безразмерное число известно как нормализованная задержка . (Некоторые авторы предпочитают определять базовую единицу задержки как разветвление 4-х задержек - задержка одного инвертора, управляющего 4 идентичными инверторами). Абсолютная задержка тогда просто определяется как произведение нормализованной задержки затвора, d , и τ :
В типичном 600-нм процессе τ составляет около 50 пс. Для процесса с длиной волны 250 нм τ составляет около 20 пс. В современных процессах с длиной волны 45 нм задержка составляет примерно от 4 до 5 пс.
Нормализованная задержка в логическом элементе может быть выражена как сумма двух основных членов: нормализованная паразитная задержка , p (которая представляет собой внутреннюю задержку логического элемента и может быть найдена, рассматривая затвор, управляющий без нагрузки), и усилие ступени , f (который зависит от нагрузки, как описано ниже). Следовательно,
Усилие каскада делится на два компонента: логическое усилие , g , которое представляет собой отношение входной емкости данного затвора к входной емкости инвертора, способного выдавать такой же выходной ток (и, следовательно, является константой для определенного класса затвор и может быть описан как захват внутренних свойств затвора), и электрическое усилие , h , которое является отношением входной емкости нагрузки к входной емкости затвора. Обратите внимание, что «логическое усилие» не учитывает нагрузку, и, следовательно, у нас есть термин «электрическое усилие», которое учитывает нагрузку. Тогда сценическое усилие просто:
Объединение этих уравнений дает базовое уравнение, которое моделирует нормализованную задержку через один логический вентиль:
Процедура расчета логического усилия одного этапа [ править ]
Инверторы CMOS вдоль критического пути обычно проектируются с гаммой, равной 2. Другими словами, pFET инвертора спроектирован с удвоенной шириной (и, следовательно, с удвоенной емкостью), чем nFET инвертора, чтобы получить примерно такое же сопротивление pFET, как и сопротивление nFET, чтобы получить примерно равные токи повышения и ток понижения. [1] [2]
Выбирайте размеры всех транзисторов так, чтобы выходной сигнал затвора был равен выходному напряжению инвертора, построенного из PMOS размера 2 и NMOS размера 1.
Выходное напряжение затвора равно минимальному - по всем возможным комбинациям входов - выходному управлению затвора для этого входа.
Выходной привод затвора для данного входа равен драйву на его выходном узле.
Привод в узле равен сумме приводов всех включенных транзисторов, чей исток или сток находятся в контакте с рассматриваемым узлом. Транзистор PMOS включен, когда его напряжение на затворе равно 0. Транзистор NMOS включен, когда его напряжение на затворе равно 1.
После выбора размеров логическое усилие на выходе затвора представляет собой сумму ширин всех транзисторов, исток или сток которых находится в контакте с выходным узлом. Логическое усилие каждого входа на затвор - это сумма ширин всех транзисторов, затвор которых находится в контакте с этим входным узлом.
Логическое усилие всего элемента - это отношение его логического усилия на выходе к сумме логических усилий на входе.
Многоступенчатые логические сети [ править ]
Основное преимущество метода логических вычислений состоит в том, что его можно быстро распространить на схемы, состоящие из нескольких этапов. Общий нормированная задержки на пути D может быть выражен в терминах общих усилий пути , F , и путь паразитарных задержки P (который является суммой отдельных паразитных задержек):
Усилие на пути выражается через логическое усилие пути G (произведение отдельных логических усилий ворот) и электрическое усилие пути H (отношение нагрузки пути к его входной емкости).
Для путей, где каждые ворота управляют только одним дополнительным воротом (т. Е. Следующими воротами на пути),
Однако для цепей, которые разветвляются , необходимо учитывать дополнительное усилие разветвления b ; это отношение общей емкости, управляемой затвором, к емкости на интересующем пути:
Это дает усилие B разветвления пути, которое является продуктом усилий отдельных этапов разветвления; общее усилие на пути тогда
Можно видеть, что b = 1 для ворот, управляющих только одним дополнительным воротом, фиксируя B = 1 и приводя к сокращению формулы до более ранней версии без ветвления.
Минимальная задержка [ править ]
Можно показать, что в многокаскадных логических сетях минимально возможная задержка на конкретном пути может быть достигнута путем проектирования схемы так, чтобы каскадные усилия были одинаковыми. Для данной комбинации ворот и известной нагрузки все B , G и H являются фиксированными, поэтому F фиксируется; следовательно, размеры отдельных ворот должны быть такими, чтобы усилия каждой отдельной сцены были
где N - количество ступеней в схеме.
Примеры [ править ]
Задержка в инверторе [ править ]
По определению, логическое усилие инвертора g равно 1. Если инвертор приводит в действие эквивалентный инвертор, электрическое усилие h также равно 1.
Паразитная задержка инвертора p также равна 1 (это можно найти, рассматривая модель задержки инвертора Элмора ).
Следовательно, общая нормализованная задержка инвертора, управляющего эквивалентным инвертором, равна
Задержка в воротах NAND и NOR [ править ]
Логическое усилие логического элемента И-НЕ с двумя входами вычислено как g = 4/3, поскольку логический элемент И-НЕ с входной емкостью 4 может управлять таким же током, что и инвертор, с входной емкостью 3. Точно так же логическое усилие двух -вход ИЛИ вентиль может быть равен g = 5/3. Из-за меньшего логического усилия вентили NAND обычно предпочтительнее вентилей NOR.
Для ворот большего размера логическое усилие выглядит следующим образом:
| Количество входов | ||||||
|---|---|---|---|---|---|---|
| Тип ворот | 1 | 2 | 3 | 4 | 5 | п |
| Инвертор | 1 | N / A | N / A | N / A | N / A | N / A |
| NAND | N / A | |||||
| НИ | N / A | |||||
Нормализованная паразитная задержка вентилей И-НЕ и ИЛИ-ИЛИ равна количеству входов.
Следовательно, нормализованная задержка логического элемента И-НЕ с двумя входами, управляющего идентичной копией самого себя (так что электрическое усилие равно 1), равна
а для логического элемента ИЛИ-НЕ с двумя входами задержка равна
Ссылки [ править ]
- ^ Бакос, Джейсон Д. "Основы проектирования микросхем СБИС" . Университет Южной Каролины. п. 23. Архивировано из оригинала 8 ноября 2011 года . Проверено 8 марта 2011 года .
- ^ Дилен, М .; Теувен, JFM (1987). Оптимальная структура CMOS для проектирования библиотеки ячеек . п. 11.
Дальнейшее чтение [ править ]
- Сазерленд, Иван Э .; Спроул, Роберт Ф .; Харрис, Дэвид Ф. (1999). Логические усилия: разработка быстрых схем КМОП . Морган Кауфманн. ISBN 1-55860-557-6.
- Вест, Нил HE; Харрис, Дэвид (2011). CMOS VLSI Design: A Circuits and Systems Perspective, 3-е изд . Пирсон / Аддисон-Уэсли. ISBN 0-321-54774-8.
