Из Википедии, бесплатной энциклопедии
  (Перенаправлено с SPARC64 VI )
Перейти к навигации Перейти к поиску

SPARC64 V
Основная информация
Запущен2001 г.
РазработаноFujitsu
Представление
Максимум. Тактовая частота процессора От 1,10 ГГц до 1,35 ГГц
Архитектура и классификация
Набор инструкцийSPARC V9
Физические характеристики
Ядра
  • 1

SPARC64 V ( Зевс ) представляет собой SPARC V9 микропроцессор разработанный Fujitsu . [1] SPARC64 V стал основой для серии последовательных процессоров, разработанных для серверов, а затем и суперкомпьютеров.

Серии серверов: SPARC64 V +, VI, VI +, VII, VII +, X, X + и XII. SPARC64 VI и его преемники до VII + использовались в серверах Fujitsu и Sun (позже Oracle ) SPARC Enterprise M-Series . Помимо серверов, версия SPARC64 VII также использовалась в коммерчески доступном суперкомпьютере Fujitsu FX1. По состоянию на октябрь 2017 года SPARC64 XII является новейшим серверным процессором и используется в серверах Fujitsu и Oracle M12.

Серия суперкомпьютеров основана на SPARC64 VII и включает в себя SPARC64 VIIfx, IXfx и XIfx. SPARC64 VIIIfx использовался в компьютере K , а SPARC64 IXfx - в коммерчески доступном PRIMEHPC FX10 . По состоянию на июль 2016 года SPARC64 XIfx является новейшим процессором для суперкомпьютеров и используется в суперкомпьютере Fujitsu PRIMEHPC FX100.

История [ править ]

В конце 1990-х годов HAL Computer Systems , дочерняя компания Fujitsu, разрабатывала преемника SPARC64 GP под названием SPARC64 V. Впервые объявленный на Microprocessor Forum 1999, HAL SPARC64 V должен был работать на частоте 1 ГГц и иметь широкую суперскалярную организацию с суперспекуляция , кэш трассировки инструкций L1 , небольшой, но очень быстрый кэш данных L1 размером 8 КБ и отдельные кеши L2 для инструкций и данных. Он был разработан по технологии Fujitsu CS85, 0,17 мкм CMOS-технологии с шестью уровнями медных соединений; и состояла бы из 65 миллионов транзисторов на 380 мм 2умри. Изначально запланированный к выпуску в конце 2001 года на серверах Fujitsu GranPower он был отменен в середине 2001 года, когда Fujitsu закрыла HAL и заменила его разработкой Fujitsu. [2]

Первые Fujitsu SPARC64 V были изготовлены в декабре 2001 года. [3] Они работали на частотах от 1,1 до 1,35 ГГц. Дорожная карта Fujitsu SPARC64 на 2003 год показала, что компания планировала выпустить версию 1,62 ГГц в конце 2003 или начале 2004 года, но она была отменена в пользу SPARC64 V +. [4] SPARC64 V использовался Fujitsu в своих серверах PRIMEPOWER.

SPARC64 V был впервые представлен на Microprocessor Forum 2002. [5] На момент представления он имел самую высокую тактовую частоту как SPARC, так и 64-битных серверных процессоров в производстве; и самый высокий рейтинг SPEC среди всех процессоров SPARC. [5]

Описание [ править ]

SPARC64 V - суперскалярный микропроцессор с четырьмя выпусками, выполняемый вне очереди . Он был основан на микропроцессоре мэйнфрейма Fujitsu GS8900 . [6]

Трубопровод [ править ]

SPARC64 V выбирает до восьми инструкций из кэша инструкций на первом этапе и помещает их в буфер инструкций на 48 записей. На следующем этапе четыре инструкции берутся из этого буфера, декодируются и отправляются на соответствующие резервные станции. SPARC64 V имеет шесть резервных станций, две из которых обслуживают целочисленные блоки, одна - для генераторов адресов, две - для блоков с плавающей запятой и одна - для инструкций ветвления. Каждое целое число, генератор адреса и блок с плавающей запятой имеют резервную станцию ​​с восемью записями. Каждая резервная станция может отправить инструкцию своему исполнительному устройству. Какая инструкция будет отправлена ​​в первую очередь, зависит от доступности операнда, а затем от его возраста. Старым инструкциям дается более высокий приоритет, чем новым. Резервные станции могут рассылать инструкции спекулятивно (спекулятивная рассылка). Это,инструкции могут быть отправлены исполнительным модулям, даже если их операнды еще не доступны, но будут, когда начнется выполнение. На шестом этапе отправляется до шести инструкций.

Зарегистрируйтесь, прочтите [ редактировать ]

Файлы регистров считываются на седьмом этапе. В архитектуре SPARC есть отдельные файлы регистров для целочисленных инструкций и инструкций с плавающей запятой. Целочисленный регистровый файл имеет восемь регистровых окон. JWR (Joint Work Register) содержит 64 записи и имеет восемь портов чтения и два порта записи. JWR содержит подмножество из восьми окон регистров, предыдущего, текущего и следующего окон регистров. Его цель - уменьшить размер файла регистров, чтобы микропроцессор мог работать на более высоких тактовых частотах. Файл регистров с плавающей запятой содержит 64 записи и имеет шесть портов чтения и два порта записи.

Казнь [ править ]

Казнь начинается на девятой стадии. Есть шесть исполнительных блоков: два для целых чисел, два для загрузки и сохранения и два для операций с плавающей запятой. [7] Два целочисленных исполнительных блока обозначены как EXA и EXB. Оба имеют арифметико-логический блок (ALU) и блок сдвига, но только EXA имеет блоки умножения и деления. Загрузка и сохранение выполняются двумя генераторами адресов (AG), обозначенными AGA и AGB. Это простые ALU, используемые для вычисления виртуальных адресов.

Два блока с плавающей запятой (FPU) обозначаются как FLA и FLB. Каждый FPU содержит сумматор и умножитель, но только FLA имеет присоединенный графический блок. Они выполняют инструкции сложения, вычитания, умножения, деления, извлечения квадратного корня и умножения-сложения . В отличие от своего преемника SPARC64 VI , SPARC64 V выполняет операцию умножения-сложения с отдельными операциями умножения и сложения, что дает до двух ошибок округления. [8] Графический блок выполняет инструкции набора визуальных инструкций (VIS), набор из одной инструкции, нескольких данных.(SIMD) инструкции. Все инструкции конвейерные, за исключением деления и извлечения квадратного корня, которые выполняются с использованием итерационных алгоритмов. Команда FMA реализуется путем чтения трех операндов из регистра операнда, умножения двух операндов, передачи результата и третьего операнда в сумматор и добавления их для получения окончательного результата.

Результаты от исполнительных модулей и загрузок не записываются в регистровый файл. Для поддержания порядка выполнения программы они записываются в буферы обновления, где они находятся до фиксации. SPARC64 V имеет отдельные буферы обновления для целочисленных и с плавающей запятой. В обоих по 32 записи. Целочисленный регистр имеет восемь портов чтения и четыре порта записи. Половина портов записи используется для результатов целочисленных исполнительных блоков, а другая половина - для данных, возвращаемых загрузками. Буфер обновления с плавающей запятой имеет шесть портов чтения и четыре порта записи.

Фиксация происходит не раньше чем на десятом этапе. SPARC64 V может фиксировать до четырех инструкций за цикл. На одиннадцатом этапе результаты записываются в регистровый файл, где они становятся видимыми для программного обеспечения. [9]

Кэш [ править ]

SPARC64 V имеет двухуровневую иерархию кеша. Первый уровень состоит из двух кешей, кеша инструкций и кеша данных. Второй уровень состоит из единого кэша на кристалле.

Каждый кэш уровня 1 (L1) имеет емкость 128 КБ. Они оба являются ассоциативными с двусторонним набором и имеют размер строки 64 байта. Они виртуально индексируются и физически размечены. Доступ к кешу инструкций осуществляется через 256-битную шину. Доступ к кеш-памяти осуществляется с помощью двух 128-битных шин. Кэш данных состоит из восьми банков, разделенных 32-битными границами. Он использует политику обратной записи. Кэш данных записывает в кэш L2 с помощью собственной 128-битной однонаправленной шины.

Кэш второго уровня имеет емкость 1 или 2 МБ, и ассоциативность набора зависит от емкости.

Системная шина [ править ]

Микропроцессор имеет 128-битную системную шину, работающую на частоте 260 МГц. Шина может работать в двух режимах: с одинарной скоростью передачи данных (SDR) или с двойной скоростью передачи данных (DDR), обеспечивая пиковую пропускную способность 4,16 или 8,32 ГБ / с соответственно.

Физический [ править ]

SPARC64 V состоит из 191 миллиона транзисторов, из которых 19 миллионов содержатся в логических схемах. [10] Он был изготовлен в 0,13 мкм , [11] восемь слой меди металлизации, комплементарный металл-оксид-полупроводник (КМОП) кремний на диэлектрике процесс (КНИ). Размер матрицы 18,14 мм на 15,99 мм при площади матрицы 290 мм 2 . [10]

Электрооборудование [ править ]

На частоте 1,3 ГГц SPARC64 V имеет рассеиваемую мощность 34,7 Вт. [10] Серверы Fujitsu PrimePower, использующие SPARC64 V, подают на микропроцессор немного более высокое напряжение, чтобы он мог работать на частоте 1,35 ГГц. Повышенное напряжение источника питания и рабочая частота увеличили рассеиваемую мощность до ~ 45 Вт. [12]

SPARC64 V + [ править ]

SPARC64 V +
Основная информация
Запущен2004 г.
РазработаноFujitsu
Представление
Максимум. Тактовая частота процессора От 1,65 ГГц до 2,16 ГГц
Архитектура и классификация
Набор инструкцийSPARC V9
Физические характеристики
Ядра
  • 1

SPARC64 V + , под кодовым названием «Olympus-B», является дальнейшим развитием SPARC64 В. улучшений по сравнению с SPARC64 V включены более высокие частоты тактовых 1.82-2.16 ГГц и больший 3 или 4 Мбайт кэша L2. [1]

Первый SPARC64 V +, версия 1,89 ГГц, был отправлен в сентябре 2004 года в Fujitsu PrimePower 650 и 850. В декабре 2004 года версия 1,82 ГГц была поставлена ​​в PrimePower 2500. Эти версии имеют 3 МБ кэш-памяти второго уровня. [13] В феврале 2006 года были представлены четыре версии: версии 1,65 и 1,98 ГГц с 3 МБ кэша L2, поставляемые в PrimePower 250 и 450; и версии 2,08 и 2,16 ГГц с кэш-памятью L2 объемом 4 МБ, поставляемые в моделях среднего и высокого уровня. [14]

Она содержала около 400 миллионов транзисторов на 18,46 мм с помощью 15.94 мм штампа для области 294.25 мм 2 . Он был изготовлен по 90-нм КМОП-технологии с десятью уровнями межсоединений из меди . [6]

SPARC64 VI [ править ]

SPARC64 VI
Основная информация
Запущен2007 г.
Представление
Максимум. Тактовая частота процессора 2150–2400
Кеш
Кэш L1128  КБ на ядро
Кэш L24–6 МБ на ядро
Архитектура и классификация
инструкцииSPARC V9
Физические характеристики
Транзисторы
  • Транзисторы 90 нм
Ядра
  • 2
История
ПредшественникSPARC64 V +
ПреемникSPARC64 VII

SPARC64 В.И. , под кодовым названием Olympus-С, представляет собой два ядра процессора (первый многоядерный процессор SPARC64) , который следовал за SPARC64 V + . Он изготовлен Fujitsu по технологии 90 нм, 10-слойной КМОП- кремнии на изоляторе (SOI), что позволило интегрировать два ядра и кэш L2 на кристалле. Каждое ядро ​​представляет собой модифицированный процессор SPARC64 V + . Одним из основных улучшений является добавление двунаправленной крупнозернистой многопоточности (CMT), которую Fujitsu назвала вертикальной многопоточностью (VMT). В CMT, какой поток выполняется, определяется разделением времени, или, если поток выполняет операцию с большой задержкой, выполнение переключается на другой поток. [15]Добавление CMT потребовало дублирования программного счетчика и регистров управления, целых чисел и регистров с плавающей запятой, поэтому для каждого потока существует один набор каждого из них. Также была добавлена ​​инструкция умножения-сложения с плавающей запятой (FMA), первый процессор SPARC, который это сделал. [8]

Ядра используют единый встроенный кэш L2 объемом 6 МБ. Кэш L2 является 12-сторонним ассоциативным набором и имеет 256-байтовые строки. Доступ к кеш-памяти осуществляется через две однонаправленные шины, 256-битную шину чтения и 128-битную шину записи. SPARC64 VI имеет новую системную шину Jupiter Bus. SPARC64 VI состоял из 540 миллионов транзисторов. Размер матрицы 20,38 мм на 20,67 мм (421,25 мм 2 ).

Первоначально SPARC64 VI должен был быть представлен в середине 2004 года на серверах Fujitsu PrimePower. Разработка PrimerPowers была прекращена после того, как Fujitsu и Sun Microsystems объявили в июне 2004 года, что они будут сотрудничать над новыми серверами под названием Advanced Product Line (APL). Эти серверы планировалось ввести в середине 2006 года, но было отложено до апреля 2007 года, когда они были представлены как SPARC Enterprise . Процессоры SPARC64 VI, представленные в SPARC Enterprise при его анонсе, были версией 2,15 ГГц с кэш-памятью второго уровня 5 МБ и версиями 2,28 и 2,4 ГГц с кэшами второго уровня 6 МБ. [16]

SPARC64 VII [ править ]

SPARC64 VII (ранее называемый SPARC64 VI +), [17] под кодовым названием Jupiter , [18] является дальнейшим развитием SPARC64 VI объявлено в июле 2008 года [18] Это четырехъядерный микропроцессор. Каждое ядро ​​поддерживает двустороннюю одновременную многопоточность (SMT), которая заменяет двунаправленную крупнозернистую многопоточность , которую Fujitsu называет вертикальной многопоточностью (VMT). Таким образом, он может выполнять восемь потоков одновременно. [19] Другие изменения включают больше RAS.Особенности; файл целочисленных регистров теперь защищен ECC, а количество средств проверки ошибок увеличено примерно до 3400. Он состоит из 600 миллионов транзисторов, имеет размер 21,31 мм × 20,86 мм (444,63 мм 2 ) и производится Fujitsu по технологии 65 нм CMOS, медного соединения.

SPARC64 VII был представлен в SPARC Enterprise . Он совместим по сокетам со своим предшественником, SPARC64 VI, и может обновляться на месте. SPARC64 VII могут сосуществовать, работая на своей собственной тактовой частоте, вместе с SPARC64 VI. [20] Первые версии SPARC64 VII были версией 2,4 ГГц с кэш-памятью L2 5 МБ, используемой в SPARC Enterprise M4000 и M5000, и версией 2,52 ГГц с кэш-памятью L2 6 МБ. [18] 28 октября 2008 года в SPARC Enterprise M3000 была представлена ​​версия 2,52 ГГц с кэш-памятью второго уровня 5 МБ. [21] 13 октября 2009 года Fujitsu и Sun представили новые версии SPARC64 VII (под кодовым названием Jupiter + ), [22]версия 2,53 ГГц с кэш-памятью L2 5,5 МБ для M4000 и M5000 и версия 2,88 ГГц с кэш-памятью L2 6 МБ для M8000 и M9000. [23] 12 января 2010 года в M3000 была представлена ​​версия с частотой 2,75 ГГц с кэш-памятью второго уровня 5 МБ. [24]

SPARC64 VII + [ править ]

SPARC64 VII + ( Юпитер-Е ), [25] упоминается как М3 по Oracle, [25] является дальнейшим развитием SPARC64 VII. Тактовая частота была увеличена до 3 ГГц, а размер кэша L2 был увеличен вдвое до 12 МБ. Эта версия была анонсирована 2 декабря 2010 года для высокопроизводительных серверов SPARC Enterprise M8000 и M9000. [26] Эти улучшения привели к увеличению общей производительности примерно на 20%. Версия с частотой 2,66 ГГц предназначалась для моделей M4000 и M5000 среднего класса. [25] 12 апреля 2011 года для младшего M3000 была анонсирована версия с тактовой частотой 2,86 ГГц с двумя или четырьмя ядрами и 5,5 МБ кэш-памяти второго уровня. [27] [25]VII + совместим с сокетами своего предшественника VII. Существующие высокопроизводительные серверы SPARC Enterprise серии M можно обновить до процессоров VII + в полевых условиях. [28]

SPARC64 VIIIfx [ править ]

K компьютер лезвие с четырьмя процессорами SPARC64 VIIIfx (при больших теплообменников )

SPARC64 VIIIfx ( Венера ) представляет собой восемь-ядерный процессор на основе SPARC64 VII , предназначенные для высокопроизводительных вычислений (HPC). [29] В результате VIIIfx не стал преемником VII, но существовал одновременно с ним. Он состоит из 760 миллионов транзисторов, имеет размеры 22,7 на 22,6 мм (513,02 мм 2 ;), изготовлен по 45-нм КМОП-технологии Fujitu с медными межсоединениями и имеет 1271 контакт ввода-вывода. VIIIfx имеет пиковую производительность 128  GFLOPS и типичное энергопотребление 58 Вт при 30 ° C для эффективности 2,2 GFLOPS / Вт. VIIIfx имеет четыре встроенных контроллера памяти , всего восемь каналов памяти.. Он подключается к 64 ГБ DDR3 SDRAM и имеет пиковую пропускную способность памяти 64 ГБ / с. [30]

История [ править ]

VIIIfx был разработан для проекта суперкомпьютеров следующего поколения (также называемого Kei Soku Keisenki и Project Keisoku), инициированного Министерством образования, культуры, спорта, науки и технологий Японии в январе 2006 года. Целью проекта было создание самого быстрого в мире суперкомпьютера с высокой производительностью. к марту 2011 г. она составила более 10 PFLOPS. Контракты на разработку суперкомпьютера заключили Fujitsu, Hitachi и NEC . Первоначально предполагалось, что суперкомпьютер будет иметь гибридную архитектуру, содержащую скалярные и векторные процессоры.. Разработанный Fujitsu VIIIfx должен был быть скалярным процессором, а векторный процессор был разработан совместно Hitachi и NEC. Однако из-за финансового кризиса 2007–2008 годов Hitachi и NEC объявили в мае 2009 года о выходе из проекта, поскольку производство оборудования, за которое они несут ответственность, приведет к финансовым потерям для них. Впоследствии Fujitsu переработала суперкомпьютер, чтобы использовать VIIIfx в качестве единственного процессора.

К 2010 году суперкомпьютер, который будет построен в рамках этого проекта, получил название K computer . Расположен в Продвинутом институте вычислительных наук (AICS) RIKEN в Кобе , Япония; [31] [32] [33] он получает свою производительность от 88 128 процессоров VIIIfx. В июне 2011 года комитет проекта TOP500 объявил, что компьютер K (все еще неполный, с 68 544 процессорами) превзошел тест LINPACK со скоростью 8,162  PFLOPS , реализовав 93% своей максимальной производительности, что сделало его самым быстрым суперкомпьютером в мире в то время. [32] [34] [35] [36]

Описание [ править ]

Ядро VIIIfx основано на ядре SPARC64 VII с многочисленными модификациями для высокопроизводительных вычислений, а именно с расширениями для высокопроизводительных вычислений и арифметических вычислений (HPC-ACE), разработанным Fujitsu расширением для архитектуры SPARC V9. Из внешнего интерфейса была удалена крупномасштабная многопоточность, размер кэша инструкций L1 уменьшился вдвое до 32 КБ; и количество записей кэша целевых адресов ветвления (BTAC) уменьшено до 1024 с 8192, а его ассоциативностьуменьшено до двух с восьми; и перед декодером команд был вставлен дополнительный этап конвейера. На этом этапе размещалось большее количество целочисленных регистров и регистров с плавающей запятой, определенных HPC-ACE. Архитектура SPARC V9 была спроектирована так, чтобы иметь только 32 целых и 32 регистра чисел с плавающей запятой. Кодировка инструкций SPARC V9 ограничивала количество регистров до 32. Чтобы указать дополнительные регистры, HPC-ACE имеет «префиксную» инструкцию, которая будет следовать сразу за одной или двумя инструкциями SPARC V9. Команда префикса содержала (в основном) части номеров регистров, которые не могли уместиться в инструкции SPARC V9. На этом дополнительном этапе конвейера до четырех инструкций SPARC V9 были объединены с двумя префиксными инструкциями на предыдущем этапе.Затем объединенные инструкции были декодированы на следующем этапе конвейера.

Бэкэнд также был сильно изменен. Количество записей станций резервирования для ветвлений и целочисленных инструкций было уменьшено до шести и десяти соответственно. И к целочисленному, и к файлам регистров с плавающей запятой были добавлены регистры: файл целочисленных регистров увеличился до 32, а всего было 256 регистров с плавающей запятой. Дополнительные целочисленные регистры не являются частью окон регистров.определены SPARC V9, но всегда доступны через префиксную инструкцию; и 256 регистров с плавающей запятой могут использоваться как скалярными инструкциями с плавающей запятой, так и инструкциями SIMD как с целыми числами, так и с плавающей запятой. Дополнительный этап конвейера был добавлен в начало конвейера выполнения с плавающей запятой для доступа к большему файлу регистров с плавающей запятой. 128-битные инструкции SIMD из HPC-ACE были реализованы путем добавления двух дополнительных модулей с плавающей запятой, всего четыре. Выполнение SIMD может выполнять до четырех операций слитного умножения-сложения с одинарной или двойной точностью (восемь FLOP) за цикл. Количество записей в очереди загрузки было увеличено с 16 до 20, а размер кэша данных L1 уменьшился вдвое до 32 КБ. Количество записей в стеке фиксации, определяющее количество инструкций, которые могут выполняться в серверной части,было уменьшено до 48 с 64.

Разные спецификации [ править ]

  • Диапазон физических адресов: 41 бит
  • Кэш:
  • L1: 32  КБ двусторонних ассоциативно-наборных данных, 32 КБ двусторонняя ассоциативно-наборная инструкция (128-байтовая строка кэша), секторизованные
  • L2: 6  МБ, 12-полосный ассоциативный набор (128-байтовая строка), хешированный по индексу, секторный
  • Резервный буфер трансляции (TLB):
  • Микро-TLB с 16 входами; и 256-входной четырехсторонний ассоциативный TLB для инструкций
  • Четырехсторонний ассоциативный TLB с 512 записями для данных, без кеша жертвы
  • Размеры страниц: 8 КБ, 64 КБ, 512 КБ, 4 МБ, 32 МБ, 256 МБ, 2 ГБ

SPARC64 IXfx [ править ]

SPARC64 IXfx представляет собой усовершенствованный вариант SPARC64 VIIIfx разработанный компанией Fujitsu и LSI [37] впервые показали в анонсе PRIMEHPC FX10 суперкомпьютер 7 ноября 2011 года [38] Это, наряду с PRIMEHPC FX10, является коммерциализация технологии, впервые появившиеся в компьютерах VIIIfx и K. По сравнению с VIIIfx, организационные улучшения включали удвоение количества ядер до 16, удвоение объема общего кэша L2 до 12 МБ и увеличение пиковой пропускной способности памяти DDR3 SDRAM до 85 ГБ / с. IXfx работает на частоте 1,848 ГГц, имеет пиковую производительность 236,5 GFLOPS и потребляет 110 Вт при энергоэффективности более 2 GFLOPS на ватт. [39] [37]Он состоял из 1 миллиарда транзисторов и был реализован по технологии CMOS 40 нм с медными межсоединениями. [40]

SPARC64 X [ править ]

SPARC64 X представляет собой сервер микропроцессор 16-жильный объявлен в 2012 году и используется в серверах M10 компании Fujitsu (которые также проданный Oracle). SPARC64 X основан на SPARC64 VII + со значительными улучшениями в структуре ядра и микросхемы. Ядра были улучшены за счет включения таблицы истории паттернов для прогнозирования ветвлений , спекулятивного выполнения нагрузок , большего количества исполнительных модулей, поддержки расширения HPC-ACE (первоначально от SPARC64 VIIIfx), более глубокого конвейера для тактовой частоты 3,0 ГГц и ускорители криптографии , базы данных, а также функции арифметики и преобразования десятичных чисел с плавающей запятой. 16 ядер совместно используют унифицированный 24-мегабайтный 24-позиционный ассоциативный кэш L2. Чип усовершенствование организации включает в себя четыре интегрированных DDR3 SDRAM контроллера памяти, бесклеевое джойстика симметричных многопроцессорные, десять SerDes каналов для симметричной многопроцессорной масштабируемости до 64 розеток, а также два встроенных PCI Express 3.0 контроллеров. SPARC64 X содержит 2,95 миллиарда транзисторов, имеет размеры 23,5 мм на 25 мм (637,5 мм 2 ) и изготовлен по 28-нм КМОП-технологии с медными межсоединениями. [41] [40]

SPARC64 X + [ править ]

SPARC64 X + является усовершенствованной процессор SPARC64 X объявил в 2013 г. Он имеет незначительные улучшения в основной организации, а выше 3,5 ГГц тактовая частота получается за счет лучшей схемы и компоновки. Он содержал 2,99 миллиарда транзисторов размером 24 мм на 25 мм (600 мм 2 ) и изготавливается по тому же процессу, что и SPARC64 X. [42] [43] 8 апреля 2014 г. детали с разбивкой по скорости 3,7 ГГц стали доступны в ответ на введение Intel новых моделей Xeon E5 и E7 ; и предстоящее введение Power8 по IBM . [44]

SPARC64 XIfx [ править ]

Fujitsu представила SPARC64 XIfx в августе 2014 года на симпозиуме Hot Chips . [45] Он используется в суперкомпьютере Fujitsu PRIMEHPC FX100, который пришел на смену PRIMEHPC FX10 . [46] [47] XIfx работает на частоте 2,2 ГГц и имеет пиковую производительность 1,1 терафлопс. [48] Он состоит из 3,75 миллиарда транзисторов и производится Тайваньской производственной компанией по производству полупроводников по технологии 20 нм с высоким κ металлическим затвором (HKMG). Согласно отчету микропроцессора, площадь штампа составляет 500 мм 2 ; и типичная потребляемая мощность 200 Вт. [45]

XIfx имеет 34 ядра, 32 из которых являются вычислительными ядрами, используемыми для запуска пользовательских приложений, и 2 вспомогательных ядра, используемых для запуска операционной системы и других системных служб. Делегирование пользовательских приложений и операционной системы выделенным ядрам повышает производительность, гарантируя, что частные кэши вычислительных ядер не используются совместно и не нарушаются инструкциями и данными, не относящимися к приложениям. 34 ядра далее организованы в две группы основной памяти ( CMG).), каждое из которых состоит из 16 вычислительных ядер и 1 вспомогательного ядра, совместно использующего унифицированный кэш L2 объемом 12 МБ. Разделение ядер на CMG позволило интегрировать 34 ядра на одном кристалле, упростив реализацию согласованности кэша и исключив необходимость совместного использования кэша L2 между 34 ядрами. Две группы CMG совместно используют память через организацию ccNUMA .

Ядро XIfx было основано на SPARC64 X + с организационными улучшениями. XIfx реализует улучшенную версию расширений HPC-ACE (HPC-ACE2), которая удвоила ширину блоков SIMD до 256 бит и добавила новые инструкции SIMD. По сравнению с SPARC64 IXfx, XIfx имеет улучшение в 3,2 раза для двойной точности и 6,1 для одинарной точности. Чтобы дополнить увеличенную ширину модулей SIMD, пропускная способность кэша L1 была увеличена до 4,4 ТБ / с.

Улучшения в организации SoC коснулись интерфейсов памяти и межсоединений. Интегрированные контроллеры памяти были заменены четырьмя интерфейсами Hybrid Memory Cube (HMC) для уменьшения задержки памяти и повышения пропускной способности памяти. Согласно отчету о микропроцессоре , IXfx был первым процессором, использующим HMC. [45] XIfx подключен к 32 ГБ памяти, предоставляемой восемью HMC по 4 ГБ. HMC представляют собой 16-полосные версии, каждая из которых работает со скоростью 15 Гбит / с. Каждый CMG имеет два интерфейса HMC, и каждый интерфейс HMC подключен к двум HMC через свои собственные порты. Каждый CMG имеет пропускную способность памяти 240 ГБ / с (120 ГБ / с на входе и 120 ГБ / с на выходе).

XIfx заменил десять каналов SERDES на внешний контроллер межсоединений Tofu на 10-портовый интегрированный контроллер для межсоединения Tofu2 второго поколения. Tofu2 - это ячеистая / тороидальная сеть 6D с полнодуплексной пропускной способностью 25 ГБ / с (12,5 ГБ / с на направление, 125 ГБ / с для десяти портов) и улучшенной архитектурой маршрутизации.

Будущее [ править ]

Fujitsu объявила на Международной конференции по суперкомпьютерам в июне 2016 года, что в ее будущем суперкомпьютере exascale будут использоваться процессоры собственной разработки, реализующие архитектуру ARMv8 . A64FX будет реализовывать расширения для архитектуры ARMv8, что эквивалентно HPC-ACE2, что Fujitsu разрабатывает с ARM Holdings . [49]

SPARC64 XII [ править ]

Ядра Sparc64-XII работают на частоте 3,9 ГГц по 20- нм техпроцессу TSMC . 5,5 миллиардов транзисторов и пропускная способность памяти 153 ГБ / сек. Это единственный поставщик UNIX, способный запустить Solaris 10 на «голом железе» . Пакет ЦП включает до 12 ядер × 8-процессорный SMT (96 потоков).

Заметки [ править ]

  1. ^ a b «Fujitsu рисует дорожную карту Sparc64 за 2010 год»
  2. ^ Diefendorff 1999
  3. ^ "Микроархитектура и анализ производительности микропроцессора SPARC-V9 для корпоративных серверных систем".
  4. ^ "Fujitsu-Siemens обновляет серверы PrimePower Unix"
  5. ^ a b «Fujitsu SPARC64 V - настоящая сделка» стр. 1.
  6. ^ a b "Процессор SPARC64 V для сервера UNIX"
  7. ^ "Fujitsu SPARC V - настоящая сделка", стр. 2.
  8. ^ a b «Расширения SPARC64 VI» стр. 56, Fujitsu Limited, выпуск 1.3, 27 марта 2007 г.
  9. ^ "Микроархитектура и анализ производительности микропроцессора SPARC-V9 для корпоративных серверных систем", стр. 4.
  10. ^ a b c «Микропроцессор SPARC64 пятого поколения с тактовой частотой 1,3 ГГц», стр. 702.
  11. ^ "Fujitsu SPARC64 V - это настоящая сделка", стр. 3
  12. ^ «Микропроцессор SPARC64 пятого поколения с тактовой частотой 1,3 ГГц», стр. 705.
  13. ^ Морган 2004
  14. ^ "Fujitsu-Siemens запускает часы на чипах Sparc V для PrimePowers"
  15. ↑ Fujitsu Limited (27 марта 2007 г.). « Расширения SPARC64 VI , выпуск 1.3». С. 45–46.
  16. ^ Морган 2007
  17. ^ "SPARC по-прежнему становится сильным", стр. 1.
  18. ^ a b c Морган 2008
  19. ^ "Горячие чипы: Fujitsu демонстрирует SPARC64 VII"
  20. ^ «Архитектура семейства корпоративных серверов Sun SPARC: гибкая вычислительная мощность класса мэйнфреймов для центра обработки данных» (PDF) . Sun Microsystems . Проверено 21 апреля 2008 года .
  21. ↑ Морган, 28 октября 2008 г.
  22. ↑ Морган, 11 сентября 2009 г.
  23. ↑ Морган, 13 октября 2009 г.
  24. ↑ Морган, 12 января 2010 г.
  25. ^ а б в г Морган 2011
  26. ^ Fujitsu 2010 г.
  27. ^ Fujitsu 2011 г.
  28. ^ «Эллисон: Sparc T4 должен выйти в следующем году: Sparc64-VII + часы и кэш-память сейчас» . Реестр . Проверено 3 декабря 2010 года .
  29. ^ «Fujitsu представляет самый быстрый процессор в мире» . Спрашивающий. 14 мая 2009 . Проверено 14 мая 2009 года .
  30. ↑ Такуми Маруяма (2009). SPARC64 VIIIfx: восьмиъядерный процессор Fujitsu нового поколения для вычислений в масштабе PETA (PDF) . Труды Hot Chips 21. Компьютерное общество IEEE. Архивировано из оригинального (PDF) 8 октября 2010 года . Проверено 30 июня 2019 .
  31. ^ «Японский суперкомпьютер« K »- самый быстрый в мире» . Телеграф . 20 июня 2011 . Проверено 20 июня 2011 года .
  32. ^ a b «Японский компьютер K признан самым мощным» . Нью-Йорк Таймс . 20 июня 2011 . Проверено 20 июня 2011 года .
  33. ^ "Суперкомпьютер" K компьютер "занимает первое место в мире" . Fujitsu . Проверено 20 июня 2011 года .
  34. ^ "Суперкомпьютер" K компьютер "занимает первое место в мире" . РИКЕН . Проверено 20 июня 2011 года .
  35. ^ «Япония восстанавливает верхние позиции в последнем списке мировых суперкомпьютеров TOP500» , top500.org , архивировано с оригинала 23 июня 2011 г. , получено 20 июня 2011 г.
  36. ^ "K computer, SPARC64 VIIIfx 2.0 GHz, Tofu interconnect" , top500.org , получено 20 июня 2011 г.
  37. ^ а б Бирн 2011
  38. ^ Fujitsu запускает суперкомпьютер PRIMEHPC FX10
  39. ^ Морган, Тимоти Прикетт (7 ноября 2011 г.). «Fujitsu готовит Sparc FX10 мощностью 23 петафлопс» . Реестр .
  40. ^ a b Маруяма, Такуми (29 августа 2012 г.). «SPARC64 X: 16-ядерный процессор нового поколения Fujitsu для серверов UNIX следующего поколения». IEEE Hot Chips 24 Symposium (HCS). DOI : 10.1109 / HOTCHIPS.2012.7476503 . S2CID 34868980 .  Цитировать журнал требует |journal=( помощь )
  41. ^ Halfhill, Том Р. (17 сентября 2012). «Fujitsu и Oracle Ignite SPARC». Отчет микропроцессора .
  42. ^ Gwennap, Линли (7 октября 2013). «Fujitsu, развитие процессоров Oracle». Отчет микропроцессора .
  43. ↑ Ёсида, Тошио (27 августа 2013 г.). «SPARC64 X +: процессор нового поколения Fujitsu для серверов UNIX». Отсутствует или пусто |url=( справка )
  44. ^ Прикетт, Тимоти Морган (8 апреля 2014 г.). «Oracle раскрывает план развития Sparc, Fujitsu увеличивает тактовую частоту SPARC64 X». EnterpriseTech . Отсутствует или пусто |url=( справка )
  45. ^ a b c Halfhill 2014
  46. ^ Sparc-Prozessor für 100-петафлопс-Rechner Heise Newsticker, 6 августа 2014
  47. ^ Новое поколение PRIMEHPC Fujitsu Ltd., 2014 г.
  48. ↑ Fujitsu Guns для более быстрых суперкомпьютеров с новым чипом Agam Shah, PC World, 6 августа 2014 г.
  49. ^ Морган, Тимоти Прикетт (23 июня 2016 г.). «Внутри будущего японского суперкомпьютера Exascale ARM» . Следующая платформа . Проверено 13 июля +2016 .

Ссылки [ править ]

  • Андо, Хисашиге; и другие. (Ноябрь 2003 г.). «Микропроцессор SPARC64 пятого поколения с тактовой частотой 1,3 ГГц». Журнал IEEE по твердотельным схемам , том 38, выпуск 11. С. 1896–1905.
  • Бирн, Джозеф (5 декабря 2011 г.). «Sparc64 IXfx прожигает FP-код». Отчет микропроцессора .
  • Fujitsu Limited (август 2004 г.). Процессор SPARC64 V для сервера UNIX .
  • Fujitsu Limited (2 декабря 2010 г.). Fujitsu и Oracle улучшают серию SPARC Enterprise M новым процессором.
  • Fujitsu Limited (14 апреля 2011 г.). Fujitsu и Oracle поставляют усовершенствованный сервер SPARC Enterprise M3000.
  • Хафхилл, Том Р. (22 сентября 2014 г.). «Sparc64 XIfx использует кубики памяти». Отчет микропроцессора .
  • Дифендорф, Кит (15 ноября 1999 г.). "Хэл заставляет Sparcs летать". Отчет микропроцессора , том 13, номер 5.
  • Крюэлл, Кевин (21 октября 2002 г.). «Fujitsu SPARC64 V - настоящая сделка». Отчет микропроцессора .
  • Крюэлл, Кевин (24 ноября 2003 г.). «Fujitsu делает SPARC двойным». Отчет микропроцессора .
  • Крюэлл, Кевин (24 июня 2004 г.). «Новая дорожная карта SPARC. Отчет о микропроцессоре .
  • Крюэлл, Кевин (25 октября 2004 г.). «SPARC вращается на 90 нм». Отчет микропроцессора .
  • Крюэлл, Кевин (14 ноября 2005 г.). «SPARC продолжает развиваться». Отчет микропроцессора .
  • МакГан, Харлан (25 сентября 2006 г.). «Союз Sun-Fujitsu APL». Отчет микропроцессора .
  • МакГан, Харлан (23 октября 2006 г.). «SPARC64 VI готов к PrimeTime». Отчет микропроцессора .
  • Морган, Тимоти Прикетт (24 июня 2004 г.). «Fujitsu-Siemens обновляет серверы PrimePower Unix» . The Unix Guardian , Vol. 1, No. 24.
  • Морган, Тимоти Прикетт (9 февраля 2006 г.). «Fujitsu-Siemens запускает часы на микросхемах Sparc V для PrimePowers» . The Unix Guardian , Vol. 3, № 5.
  • Морган, Тимоти Прикетт (23 февраля 2006 г.). «Fujitsu составляет план развития Sparc64 за 2010 год» . Хранитель Unix , Том 3, № 7.
  • Морган, Тимоти Прикетт (19 апреля 2007 г.). «Fujitsu, Sun Deliver Joint Sparc Enterprise Server Line» . The Unix Guardian , Vol. 4, №14.
  • Морган, Тимоти Прикетт (17 июля 2008 г.). «Fujitsu и Sun объединяют свои квадроциклы с новой линейкой серверов Sparc» . The Unix Guardian , Vol. 8, № 27.
  • Морган, Тимоти Прикетт (28 октября 2008 г. «Sun, Fujitsu выпускает четырехъядерный процессор Sparc начального уровня» . The Register .
  • Морган, Тимоти Прикетт (13 октября 2009 г. "Солнце, Fujitsu заводит часы Sparc64-VII" . The Register .
  • Морган, Тимоти Прикетт (11 сентября 2009 г. «Обнародована дорожная карта сервера Sun's Sparc» . The Register .
  • Морган, Тимоти Прикетт (12 января 2010 г.). «Солнце, коробка для сока Fujitsu Sparc» . Реестр .
  • Морган, Тимоти Прикетт (12 апреля 2011 г.). «Блок ввода Oracle, Fujitsu goose Sparc M3000» . Реестр .
  • Морган, Тимоти Прикетт (4 сентября 2012 г.). «Fujitsu сделает большой шаг вперед в своем железе с помощью Sparc64-X» . Реестр .
  • Морган, Тимоти Прикетт (1 октября 2012 г.). «Fujitsu и Oracle объединятся для создания будущих чипов Athena Sparc64» . Реестр .
  • Морган, Тимоти Прикетт (25 января 2013 г.). «Fujitsu запускает серверы Athena Sparc64-X в Японии» . Реестр .
  • Сакамото, Марико и др. (2003). «Микроархитектура и анализ производительности микропроцессора SPARC-V9 для корпоративных серверных систем». Материалы 9-го Международного симпозиума по архитектуре высокопроизводительных компьютеров . С. 141–152.

Дальнейшее чтение [ править ]

SPARC64 V
  • Ando, ​​H .; Yoshida, Y .; Иноуэ, А .; Сугияма, I .; Asakawa, T .; Morita, K .; Muta, T .; Motokurumada, T .; Okada, S .; Yamashita, H .; Satsukawa, Y .; Konmoto, A .; Yamashita, R .; Сугияма, Х. (13 февраля 2003 г.). Микропроцессор SPARC64 пятого поколения с тактовой частотой 1,3 ГГц . 2003 Международная конференция по твердотельным схемам IEEE. Конференция по твердотельным схемам, 1997. Сборник технических статей. 43-е издание, 1997 г., IEEE International . С. 246, 491.. DOI : 10,1109 / ISSCC.2003.1234286 . ISBN 0-7803-7707-9. ISSN  0193-6530 .
  • Ando, ​​H .; Yoshida, Y .; Иноуэ, А .; Сугияма, I .; Asakawa, T .; Morita, K .; Muta, T .; Motokurumada, T .; Okada, S .; Yamashita, H .; Satsukawa, Y .; Konmoto, A .; Yamashita, R .; Сугияма, Х. (2003). Микропроцессор пятого поколения SPARC64 1,3 ГГц . Конференция по автоматизации проектирования. С. 702–705. DOI : 10.1145 / 775832.776010 . ISBN 1-58113-688-9.
  • Это на.; Komatsu, H .; Tanamura, Y .; Yamashita, R .; Sugiyama, H .; Sugiyama, Y .; Хамамура, Х. (2003). Методология физического проектирования микропроцессора SPARC 64 1,3 ГГц . 21-я Международная конференция по компьютерному дизайну. Компьютерный дизайн: Vlsi в компьютерах и процессорах, (Iccd), Международная конференция IEEE по . С. 204–210. DOI : 10.1109 / ICCD.2003.1240896 . ISBN 0-7695-2025-1. ISSN  1063-6404 .
  • Андо, Хисашиге; Кан, Рюдзи; Тосака, Йошихару; Такахиса, Кейджи; Хатанака, Китиджи (24–27 июня 2008 г.). Проверка механизмов восстановления ошибок аппаратного обеспечения для микропроцессора SPARC64 V . 2008 Международная конференция IEEE по надежным системам и сетям. Международная конференция по надежным системам и сетям . С. 62–69. DOI : 10,1109 / DSN.2008.4630071 . ISBN 978-1-4244-2397-2. ISSN  1530-0889 .
SPARC64 VIIIfx
  • Маруяма, Такуми; Ёсида, Тошио; Кан, Рюдзи; Ямазаки, Ивао; Ямамура, Сюдзи; Такахаши, Нориюки; Хонду, Микио; Окано, Хироши (март – апрель 2010 г.). «Sparc64 VIIIfx: восьмиядерный процессор нового поколения для петафакторных вычислений». IEEE Micro . 30 (2): 30–40. DOI : 10.1109 / MM.2010.40 . ISSN  0272-1732 . S2CID  206472881 .
  • Окано, Хироши; Кавабэ, Юкихито; Кан, Рюдзи; Ёсида, Тошио; Ямазаки, Ивао; Сакураи, Хитоши; Хонду, Микио; Мацуи, Нобуйки; Ямасита, Хидео; Накада, Тацуми; Маруяма, Такуми; Асакава, Такео (2010). Детальный анализ мощности и методы низкого энергопотребления процессора SPARC64 VIIIfx 128 Гбит / с / 58 Вт для пета-масштабных вычислений . Симпозиум по схемам СБИС. Сборник технических статей . С. 167–168. DOI : 10.1109 / VLSIC.2010.5560313 . ISBN 978-1-4244-5454-9. ISSN  2158-5601 .
SPARC64 X
  • Кан, Рюдзи; Танака, Томохиро; Сугизаки, Го; Нишияма, Рюичи; Сакабаяси, Сота; Коянаги, Йоичи; Ивацуки, Рюдзи; Хаясака, Кадзуми; Уэмура, Тайки; Ито, Гаку; Озэки, Ёситомо; Адачи, Хироюки; Фуруя, Казухиро; Мотокурумада, Цуёси (2013). 16-ядерный процессор SPARC64 10-го поколения для критически важных серверов UNIX . Международная конференция IEEE по твердотельным схемам. Конференция по твердотельным схемам, 1997. Сборник технических статей. 43-е издание, 1997 г., IEEE International . С. 60–61. DOI : 10.1109 / ISSCC.2013.6487637 . ISBN 978-1-4673-4515-6. ISSN  0193-6530 .
  • Кан, Рюдзи; Танака, Томохиро; Сугизаки, Го; Ишизака, Кинья; Нишияма, Рюичи; Сакабаяси, Сота; Коянаги, Йоичи (январь 2014 г.). «16-ядерный процессор SPARC64 10-го поколения для критически важных серверов UNIX». Журнал IEEE по твердотельным схемам . 49 (1): 32–40. DOI : 10.1109 / JSSC.2013.2284650 . ISSN  0018-9200 . S2CID  32362191 .
  • Ёсида, Тошио; Маруяма, Такуми; Акизуки, Ясунобу; Кан, Рюдзи; Киёта, Наохиро; Икениси, Киёси; Ито, Шигеки; Ватахики, Томоюки; Окано, Хироши (ноябрь – декабрь 2013 г.). «Sparc64 X: 16-ядерный процессор нового поколения Fujitsu для серверов Unix». IEEE Micro . 33 (6): 16–24. DOI : 10.1109 / MM.2013.126 . ISSN  0272-1732 . S2CID  8056145 .
SPARC64 XIfx
  • Ёсида, Тошио; Хонду, Микио; Табата, Такэкадзу; Кан, Рюдзи; Киёта, Наохиро; Кодзима, Хироюки; Хосоэ, Кодзи; Окано, Хироши (март – апрель 2015 г.). «Sparc64 XIfx: процессор нового поколения Fujitsu для высокопроизводительных вычислений». IEEE Micro . 35 (2): 32–40. DOI : 10.1109 / MM.2015.11 . ISSN  0272-1732 . S2CID  206473367 .

Внешние ссылки [ править ]

  • План развития серверов Fujitsu SPARC
  • Fujitsu PRIMEHPC FX100 / FX10 Суперкомпьютеры
  • Серверы Fujitsu SPARC
  • Fujitsu SPARC64 V, VI, VII, VIIIfx, расширения IXfx и спецификации X / X +
  • Высокопроизводительный процессор SPARC64 X
  • Многоядерный процессор серии SPARC64