Из Википедии, свободной энциклопедии
Перейти к навигации Перейти к поиску
Эта статья про DDR5 SDRAM. Для графики DDR5, основанной на DDR3, см. GDDR5 SDRAM .

DDR5 SDRAM
Двойная скорость передачи данных 5 Синхронная динамическая память произвольного доступа
Тип RAM
РазработчикJEDEC
ТипСинхронная динамическая память с произвольным доступом
Поколение5-е поколение
Дата выпуска14 июля 2020 г. [1] ( 2020-07-14 )
Напряжение1,1 В
ПредшественникDDR4 SDRAM

DDR5 SDRAM - это официальное сокращение от Double Data Rate 5 Synchronous Dynamic Random-Access Memory . Планируется, что по сравнению со своей предшественницей DDR4 SDRAM , DDR5 снизит энергопотребление при удвоении пропускной способности . [2] Стандарт, изначально рассчитанный на 2018 год [3], был выпущен 14 июля 2020 года. [1]

Новая функция, называемая Decision Feedback Equalization (DFE), обеспечивает масштабируемость скорости ввода-вывода для увеличения пропускной способности и повышения производительности. DDR5 поддерживает большую пропускную способность, чем его предшественник, DDR4 , с возможной скоростью 4,8 гигабит в секунду, но не поставляется при запуске. [4] DDR5 будет иметь примерно такую ​​же задержку, как DDR4 и DDR3. [5]

Rambus анонсировала рабочий модуль DDR5 DIMM в сентябре 2017 года. [6] [7] 15 ноября 2018 года SK Hynix объявила о завершении разработки своего первого чипа DDR5 RAM; он работает со скоростью 5200 МТ / с при 1,1 вольт. [8] В феврале 2019 года SK Hynix анонсировала чип со скоростью 6400 МТ / с, что является максимальной скоростью, официально разрешенной предварительным стандартом DDR5. [9] Некоторые компании планировали выпустить свои первые продукты на рынок к концу 2019 года. [10] Первый в мире чип DDR5 DRAM был официально выпущен SK Hynix 6 октября 2020 года. [11] [12]

Отдельный стандарт JEDEC LP-DDR5 (Low Power Double Data Rate 5), предназначенный для ноутбуков и смартфонов, был выпущен в феврале 2019 года [13].

По сравнению с DDR4, DDR5 дополнительно снижает напряжение памяти до 1,1 В, что снижает энергопотребление. Модули DDR5 могут включать встроенные регуляторы напряжения для достижения более высоких скоростей; поскольку это приведет к увеличению стоимости, ожидается, что он будет реализован только на серверных и, возможно, высокопроизводительных потребительских модулях. [7] DDR5 поддерживает скорость 51,2  ГБ / с на модуль [14] и 2 канала памяти на модуль. [15] [16]

Существует общее ожидание, что большинство сценариев использования, которые в настоящее время используют DDR4, в конечном итоге перейдут на DDR5. Для того, чтобы можно было использовать в настольных ПК и серверов (ноутбуки предположительно использовать LPDDR5 вместо этого), интегрированные контроллеры памяти ЭГ Intel «s и AMD, процессоры должны поддерживать его; по состоянию на июнь 2020 года никаких официальных заявлений о поддержке не поступало. Процессоры Intel Rocket Lake 11-го поколения и процессоры AMD Ryzen 5000 по- прежнему используют оперативную память DDR4. [17] Утекшая внутренняя дорожная карта AMD, как сообщается, демонстрирует поддержку DDR5 для процессоров Zen 4 2022 года и APU Zen 3+. [18] На просочившемся слайде показана запланированная поддержка DDR5 на Intel в 2021 году.Микроархитектура Sapphire Rapids . [19]

DIMM против микросхем памяти [ править ]

В то время как предыдущие поколения SDRAM допускали использование небуферизованных модулей DIMM, которые состояли из микросхем памяти и пассивной проводки (плюс небольшое последовательное ПЗУ для обнаружения присутствия ), модули DDR5 DIMM требуют дополнительных активных схем, что делает интерфейс DIMM отличным от интерфейса самих микросхем RAM.

Модули DDR5 DIMM имеют объемное питание 12 В и питание интерфейса управления 3,3 В [20] и используют встроенную схему ( интегральная схема управления питанием [21] и связанные с ней пассивные компоненты ) для преобразования в более низкое напряжение, необходимое для микросхемы памяти. Окончательное регулирование напряжения близко к точке использования обеспечивает более стабильную мощность и отражает развитие модулей регуляторов напряжения для блоков питания ЦП.

Все модули DIMM DDR5 зарегистрированы ; микросхема «зарегистрированного тактового генератора» (RCD) преобразует 7-битную шину команд / адреса с двойной скоростью передачи данных в DIMM в 14-битные командные / адресные сигналы с одной скоростью передачи данных, ожидаемые микросхемами DRAM.

В отличие от DDR4, все модули DIMM DDR5 будут иметь встроенный код ECC, где ошибки обнаруживаются и исправляются перед отправкой данных в ЦП. По-прежнему будут существовать варианты DIMM DDR5 без ECC и ECC; Варианты ECC будут иметь дополнительные линии данных для ЦП для отправки данных об обнаружении ошибок, позволяя ЦП обнаруживать и исправлять ошибки, возникшие при передаче.

Каждый модуль DIMM имеет два независимых канала. В то время как более ранние поколения SDRAM имели одну шину CA, управляющую 64 или 72 (без ECC / ECC) линиями данных, каждый DDR5 DIMM имеет две шины CA, управляющие каждой из 32 или 40 (без ECC / ECC) линий данных, в общей сложности 64 или 80 строк данных. Эта 4-байтовая ширина шины, умноженная на удвоенную минимальную длину пакета, равную 16, сохраняет минимальный размер доступа в 64 байта, который соответствует размеру строки кэша, используемой микропроцессорами x86 .

Операция [ править ]

Стандартные скорости памяти DDR5 варьируются от 4800 до 6400 миллионов передач в секунду (от PC5-38400 до PC5-51200). Более высокие скорости могут быть добавлены позже, как это было с предыдущими поколениями.

По сравнению с DDR4 SDRAM минимальная длина пакета была увеличена вдвое до 16 с возможностью «прерывания пакета» после 8 передач. Диапазон адресации также немного расширен:

  • Количество битов идентификатора чипа остается равным 3, что позволяет размещать до 8 чипов в стеке.
  • Был добавлен бит третьей группы банков (BG2), позволяющий использовать до 8 групп банков.
  • Максимальное количество банков на группу банков остается равным 4.
  • Число битов адреса строки остается равным 17, что составляет максимум 128K строк.
  • Добавлен еще один бит адреса столбца (C10), что позволяет размещать до 8192 столбцов (страницы размером 1 КиБ) в 4-х микросхемах.
  • Младшие три бита адреса столбца (C0, C1, C2) удаляются ; все операции чтения и записи должны начинаться с адреса столбца, кратного 8.
  • Один бит зарезервирован для расширения адресации либо как четвертый бит идентификатора чипа (CID3), либо как дополнительный бит адреса строки (R17).

Кодировка команды [ править ]

Кодировка команд DDR5 [22] [ требуется окончательная стандартная проверка ]
КомандованиеCSБиты команд / адресов (CA)
012345678910111213
Активно (активировать)
Открыть строку		LLLРяд R0–3банкГруппа банковЧип CID0–2
ЧАСРяд R4–16R17 /
CID3
Не назначено, зарезервированоLLЧАСV
ЧАСV
Не назначено, зарезервированоLЧАСLLLV
ЧАСV
Записать шаблонLЧАСLLЧАСLЧАСбанкГруппа банковЧип CID0–2
ЧАСVКолонка C3–10VAPЧАСVCID3
Не назначено, зарезервированоLЧАСLLЧАСЧАСV
ЧАСV
Запись в регистр режимаLЧАСLЧАСLLАдрес MRA0–7V
ЧАСДанные MRD0–7VCWV
Регистр режима чтенияLЧАСLЧАСLЧАСАдрес MRA0–7V
ЧАСVCWV
ПисатьLЧАСLЧАСЧАСLBLбанкГруппа банковЧип CID0–2
ЧАСVКолонка C3–10VAPWRPVCID3
ЧитатьLЧАСLЧАСЧАСЧАСBLбанкГруппа банковЧип CID0–2
ЧАСVКолонка C3–10VAPVCID3
Vref CALЧАСЧАСLLLДанныеV
Обновить всеLЧАСЧАСLLЧАСCID3VLЧип CID0–2
Обновить тот же банкLЧАСЧАСLLЧАСCID3банкVЧАСЧип CID0–2
Предварительно зарядить всеLЧАСЧАСLЧАСLCID3VLЧип CID0–2
Предоплата в том же банкеLЧАСЧАСLЧАСLCID3банкVЧАСЧип CID0–2
Предварительная зарядкаLЧАСЧАСLЧАСЧАСCID3банкГруппа банковЧип CID0–2
Не назначено, зарезервированоLЧАСЧАСЧАСLLV
Самостоятельное обновление записиLЧАСЧАСЧАСLЧАСVLV
Вход при отключении питанияLЧАСЧАСЧАСLЧАСVЧАСODTV
Многоцелевая командаLЧАСЧАСЧАСЧАСLКоманда CMD0–7V
Выход при отключении питания,
Нет операции		LЧАСЧАСЧАСЧАСЧАСV
Отменить выбор (нет операции)ЧАСИкс
  • Уровень сигнала
    • H, высокий
    • L, низкий
    • V, действительный, низкий или высокий
    • X, не имеет значения
  • Логический уровень
    •   Активный
    •   Неактивный
    •   Неиспользованный
  • Биты управления
    • AP , автоматическая подзарядка
    • CW, контрольное слово
    • BL , длина пакета ≠ 16
    • WRP , частичная запись
    • ODT , ODT остается включенным

Кодирование команд было значительно изменено и вдохновлено LP-DDR4 ; команды отправляются с использованием одного или двух циклов с 14-битной шиной. Некоторые простые команды (например, предварительная зарядка) занимают один цикл, в то время как любые, которые включают адрес (активация, чтение, запись), используют два цикла для включения 28 бит информации.

Также, как и в LPDDR, теперь имеется 256 × 8-разрядных регистров режима, а не 8 × 13-разрядных регистров. И вместо того, чтобы один регистр (MR7) зарезервирован для использования зарегистрированной микросхемой драйвера тактовой частоты, определяется полный второй банк регистров режима (выбирается с помощью бита CW).

Команда «Записать шаблон» является новой для DDR5; это идентично команде записи, но данные не передаются. Вместо этого диапазон заполняется копиями 1-байтового регистра режима (по умолчанию все равно нулю). Хотя это занимает столько же времени, что и обычная запись, отключение линий данных позволяет сэкономить энергию. Кроме того, записи в несколько банков могут чередоваться более точно.

Многоцелевая команда включает в себя различные подкоманды для обучения и калибровки шины данных.

Ссылки [ править ]

  1. ^ a b Смит, Райан (14 июля 2020 г.). «Выпущена спецификация памяти DDR5: подготовка к выпуску DDR5-6400 и не только» . AnandTech . Проверено 15 июля, 2020 .
  2. ^ Manion, Wayne (31 марта 2017). «DDR5 увеличит пропускную способность и снизит энергопотребление» . Технический отчет . Проверено 1 апреля 2017 года .
  3. ↑ Каннингем, Эндрю (31 марта 2017 г.). «Оперативная память DDR5 следующего поколения удвоит скорость DDR4 в 2018 году» . Ars Technica . Проверено 15 января 2018 года .
  4. ^ «Новый стандарт DDR5 SDRAM поддерживает вдвое большую пропускную способность, чем DDR4» . AppleInsider . Проверено 21 июля 2020 года .
  5. ^ Д-р Ян Катресс. «Понимание суб-таймингов и задержек DDR5» . Anandtech.
  6. Рианна Лилли, Пол (22 сентября 2017 г.). «Память DDR5 в два раза быстрее, чем DDR4, и намечено на 2019 год» . PC Gamer . Проверено 15 января 2018 года .
  7. ^ a b Тайсон, Марк (22 сентября 2017 г.). «Rambus анонсирует первый в отрасли полностью функциональный модуль DIMM DDR5 - RAM - Новости» . hexus.net .
  8. ^ Malakar, Абхишек (18 ноября 2018). «SK Hynix разрабатывает первый чип памяти DDR5-5200 объемом 16 Гбайт» . Архивировано из оригинала на 31 марта 2019 года . Проверено 18 ноября 2018 года .
  9. ↑ Шилов, Антон. «SK Hynix Подробнее о DDR5-6400» . www.anandtech.com .
  10. ^ «SK Hynix, Samsung подробно описывают продукты DDR5, которые появятся в этом году» . Оборудование Тома . 23 февраля 2019.
  11. ^ "SK hynix запускает первую в мире память DDR5 DRAM" . www.hpcwire.com .
  12. ^ "SK hynix: запуск DDR5 DRAM" . businesskorea.co.kr .
  13. ^ «JEDEC обновляет стандарт для устройств памяти с низким энергопотреблением: LPDDR5» (пресс-релиз). JEDEC . 19 февраля 2019.
  14. Рианна Лилли, Пол (22 сентября 2017 г.). «Память DDR5 в два раза быстрее, чем DDR4, и намечено на 2019 год» .
  15. ^ «Что мы знаем о DDR5 на данный момент» . Оборудование Тома . 7 июня 2019.
  16. ^ "DDR5 - Полное руководство!" . 27 апреля 2019.
  17. ↑ Лиза, Вс (28 октября 2020 г.) [2020]. «Процессоры AMD - Ryzen 5 5600X для настольных ПК» . AMD Официальный . Архивировано 28 октября 2020 года . Проверено 28 октября, 2020 .
  18. ^ "Новости HW - Вредоносное ПО для криптодобычи суперкомпьютеров, DDR5 и AMD, Ryzen 3 1200 AF" . Геймеры Nexus.
  19. ^ Verheyde 2019-05-22T16: 50: 03Z, Arne. «Утечка Intel Server Roadmap показывает DDR5, PCIe 5.0 в 2021 году, Granite Rapids в 2022 году» . Оборудование Тома .
  20. ^ «P8900 PMIC для модулей DDR5 RDIMM и LRDIMM» . Renesas . Проверено 19 июля 2020 года .
    «P8911 PMIC для клиентских модулей памяти DDR5» . Renesas . Проверено 19 июля 2020 года .
  21. ^ Заявка США 2019/0340142 , Patel, Shwetal Arvind; Чжан, Энди и Мэн, Вэнь Цзе и др., «Протокол и работа интерфейса DDR5 PMIC», опубликованный 07.11.2019, передан компании Integrated Device Technology , Inc. 
  22. ^ «DDR5 Full Spec Draft Rev0.1» (PDF) . Комитет JEDEC JC42.3. 4 декабря 2017 . Проверено 19 июля 2020 года .

Внешние ссылки [ править ]

  • Основная память: DDR4 и DDR5 SDRAM / JEDEC
  • DDR5 Full Spec Draft Rev0.1  - незавершенный проект стандарта DDR5