 |
Тайминги памяти или тайминги ОЗУ описывают временную информацию модуля памяти. Из-за свойств, присущих СБИС и микроэлектронике, микросхемам памяти требуется время для полного выполнения команд. Слишком быстрое выполнение команд приведет к повреждению данных и нестабильности системы. При соответствующем промежутке времени между командами модулям / микросхемам памяти может быть предоставлена возможность полностью переключать транзисторы, заряжать конденсаторы и правильно передавать информацию в контроллер памяти. Поскольку производительность системы зависит от того, насколько быстро может использоваться память, это время напрямую влияет на производительность системы.
Синхронизация современной синхронной динамической памяти с произвольным доступом (SDRAM) обычно указывается с помощью четырех параметров: CL , T RCD , T RP и T RAS в единицах тактовых циклов ; они обычно записываются в виде четырех чисел, разделенных дефисами, например 7-8-8-24. Четвертый (t RAS ) часто опускается, а пятая, Command rate , иногда добавляется (обычно 2T или 1T, также пишется 2N, 1N). Эти параметры (как часть большего целого) определяют время задержки определенных команд, выдаваемых в оперативную память.. Меньшие числа означают более короткое ожидание между командами (как определено в тактовых циклах ).
То, что определяет абсолютную задержку (и, следовательно, производительность системы), определяется как временем, так и тактовой частотой памяти. При переводе таймингов памяти в фактическую задержку важно отметить, что тайминги выражаются в единицах тактовых циклов , что для памяти с удвоенной скоростью передачи данных составляет половину скорости обычно цитируемой скорости передачи. Не зная тактовой частоты, невозможно сказать, «быстрее» ли один набор таймингов, чем другой.
Например, память DDR3-2000 имеет тактовую частоту 1000 МГц, что соответствует тактовому циклу 1 нс. При тактовой частоте 1 нс задержка CAS 7 дает абсолютную задержку CAS 7 нс. Более быстрая память DDR3-2666 (с тактовой частотой 1333 МГц или 0,75 нс на цикл) может иметь большую задержку CAS, равную 9, но при тактовой частоте 1333 МГц количество времени ожидания 9 тактовых циклов составляет всего 6,75 нс. По этой причине DDR3-2666 CL9 имеет большую абсолютную задержку CAS, чем память DDR3-2000 CL7.
Следует отметить, что как для DDR3, так и для DDR4 четыре описанных ранее тайминга не являются единственными релевантными таймингами и дают очень краткий обзор производительности памяти. Полные тайминги памяти модуля памяти хранятся внутри микросхемы SPD модуля. В модулях DIMM DDR3 и DDR4 этот чип представляет собой микросхему флэш-памяти PROM или EEPROM и содержит стандартизированный JEDEC формат данных таблицы синхронизации. См. Статью SPD для ознакомления с таблицей расположения различных версий DDR и примеров другой информации о времени памяти, которая присутствует на этих микросхемах.
Современные модули DIMM включают в себя микросхему ПЗУ Serial Presence Detect (SPD), которая содержит рекомендованные тайминги памяти для автоматической настройки, а также профили XMP для более быстрой информации о времени (и более высоких напряжений), чтобы обеспечить быстрое и легкое [в соответствии с кем? ] повышение производительности за счет разгона. BIOS на ПК может позволить пользователю вручную вносить изменения в синхронизацию, чтобы повысить производительность (с возможным риском снижения стабильности) или, в некоторых случаях, для повышения стабильности (с помощью предлагаемых таймингов). [ требуется разъяснение ]
Примечание. Пропускная способность памяти измеряет пропускную способность памяти и обычно ограничивается скоростью передачи, а не задержкой. Посредством чередования доступа к нескольким внутренним банкам SDRAM можно непрерывно передавать данные с максимальной скоростью. Возможно, увеличение пропускной способности связано с задержкой. В частности, каждое последующее поколение памяти DDR имеет более высокую скорость передачи, но абсолютная задержка существенно не меняется, и особенно при первом появлении на рынке новое поколение обычно имеет большую задержку, чем предыдущее.
Увеличение пропускной способности памяти, даже при увеличении задержки памяти, может улучшить производительность компьютерной системы с несколькими процессорами и / или несколькими потоками выполнения. Более высокая пропускная способность будет также повысить производительность интегрированных графических процессоров , которые не имеют выделенной видео памяти , но использовать регулярные RAM как VRAM . Современные х86 процессоры в большой степени оптимизированы с использованием таких методов , как инструкции трубопроводов , вне order_execution , упреждающей памяти , прогнозирования зависимости памяти и предсказания ветвлений в превентивнозагружать память из ОЗУ (и других кешей), чтобы еще больше ускорить выполнение. При такой сложности, связанной с оптимизацией производительности, трудно с уверенностью утверждать, какое влияние тайминги памяти могут иметь на производительность. Различные рабочие нагрузки имеют разные шаблоны доступа к памяти и по-разному влияют на производительность этих таймингов памяти.
| Имя | Символ | Определение |
|---|---|---|
| Задержка CAS | CL | Количество циклов между отправкой адреса столбца в память и началом данных в ответ. Это количество циклов, необходимое для чтения первого бита памяти из DRAM с уже открытой правильной строкой. В отличие от других чисел, это не максимум, а точное число, которое должно быть согласовано между контроллером памяти и памятью. |
| Задержка адреса строки в адрес столбца | T УЗО | Минимальное количество тактов, необходимое для открытия строки памяти и доступа к ее столбцам. Время чтения первого бита памяти из DRAM без активной строки составляет T RCD + CL. |
| Время предварительной зарядки ряда | T RP | Минимальное количество тактов, необходимое между подачей команды предварительной зарядки и открытием следующей строки. Время, чтобы прочитать первый бит памяти из DRAM с неправильной открытой строкой, составляет T RP + T RCD + CL. |
| Время активности строки | Т РАН | Минимальное количество тактов, требуемое между командой активной строки и выдачей команды предварительной зарядки. Это время, необходимое для внутреннего обновления строки и перекрывается с T RCD . В модулях SDRAM это просто T RCD + CL. В противном случае примерно равно T УЗО + 2 × CL. |
Примечания:
| ||
Обработка в BIOS
В системах Intel тайминги памяти и управление ими осуществляется с помощью эталонного кода памяти (MRC), который является частью BIOS . [1] [ нужен лучший источник ]
См. Также
Ссылки
- ^ Отправлено Алексом Уотсоном, возможно, репост оригинального содержания на custompc.com [неразборчиво] (2007-11-27). «Жизнь и времена современной материнской платы» . п. 8. Архивировано из оригинала 22 июля 2012 года . Проверено 23 декабря +2016 .
