В электронике замыкание по времени — это процесс, с помощью которого логическая схема, состоящая из примитивных элементов, таких как комбинаторные логические вентили ( and, or, not, nand, и т. д nor.) и последовательные логические вентили (триггеры, защелки, память), модифицируется в соответствии с ее синхронизацией. требования. В отличие от компьютерной программы, где нет явной задержки для выполнения вычислений, логические схемы имеют внутренние и четко определенные задержки для распространения входных данных на выходные.
В простых случаях пользователь может вычислить задержку пути между элементами вручную. Если в дизайне больше дюжины или около того элементов, это нецелесообразно. Например, временная задержка на пути от выхода D-триггера через комбинаторные логические элементы к следующему входу D-триггера должна удовлетворять (быть меньше) периода времени между синхронизирующими тактовыми импульсами с двумя шлепки. Когда задержка в элементах больше, чем время тактового цикла, говорят, что элементы находятся на критическом пути .. Схема не будет работать, когда задержка пути превышает задержку тактового цикла, поэтому модификация схемы для устранения сбоя синхронизации (и устранения критического пути) является важной частью задачи инженера-разработчика логики. Критический путь также определяет максимальную задержку во всех множественных путях от регистра к регистру, и она не должна превышать время тактового цикла. После достижения временного замыкания одним из методов улучшения производительности схемы является вставка регистра между комбинационным путем критического пути. Это может улучшить производительность, но увеличивает общую задержку (максимальное количество регистров от входного до выходного пути) схемы.
Во многих случаях изменения логической схемы обрабатываются пользовательскими инструментами EDA на основе директив временных ограничений, подготовленных разработчиком. Этот термин также используется для обозначения цели, которая достигается, когда такая конструкция достигла конца потока и ее временные требования удовлетворены.
Основными этапами потока проектирования, которые могут быть задействованы в этом процессе, являются логический синтез , размещение , синтез дерева часов и маршрутизация . С современными технологиями все они должны быть осведомлены о времени, чтобы конструкция соответствовала требованиям времени, но с технологиями в микрометровом диапазоне только инструменты EDA логического синтеза имели такое предварительное условие.
Тем не менее, даже если понимание времени было распространено на все эти шаги, начиная с хорошо зарекомендовавших себя принципов, используемых для логического синтеза, две фазы, логическая и физическая, процесса закрытия времени обычно обрабатываются разными группами разработчиков и разными инструментами EDA. Примерами инструментов логического синтеза являются Design Compiler от Synopsys, Encounter RTL Compiler от Cadence Design Systems и BlastCreate от Magma Design Automation. IC Compiler от Synopsys, SoC Encounter от Cadence Design Systems и Blast Fusion от Magma Design Automation являются примерами инструментов, способных к размещению с учетом времени, синтезу дерева часов и маршрутизации, и поэтому используются длязакрытие физического времени .
Когда пользователю требуется, чтобы схема соответствовала исключительно сложным временным ограничениям, может потребоваться использование программ машинного обучения [1] , таких как InTime от Plunify, для поиска оптимального набора параметров синтеза FPGA, отображения, размещения и маршрутизации инструмента, которые гарантирует, что цепь закроет синхронизацию.