XDR DRAM

Эта статья поднимает множество проблем. Пожалуйста, помогите улучшить его или обсудите эти проблемы на странице обсуждения . ( Узнайте, как и когда удалить эти сообщения-шаблоны ) Эта статья читается как пресс-релиз или новостная статья и в значительной степени основана на обычном освещении или сенсациях . Пожалуйста , расширить эту статью с правильно соерседом содержанием для удовлетворения Википедии стандартов качества , событие значительности ориентира или политиками энциклопедического контента . ( Март 2009 г. ) Эта статья требует дополнительных ссылок для проверки . Пожалуйста, помогите улучшить эту статью , добавив цитаты из надежных источников . Материал, не полученный от источника, может быть оспорен и удален. Найти источники:  «XDR DRAM»  -  новости  · газеты  · книги  · ученый  · JSTOR ( декабрь 2006 г. ) ( Узнайте, как и когда удалить этот шаблон сообщения ) ( Узнайте, как и когда удалить этот шаблон сообщения )

XDR DRAM.

XDR DRAM ( динамическая память с произвольным доступом с экстремальной скоростью передачи данных ) - это высокопроизводительный интерфейс динамической памяти с произвольным доступом . Он основан на RDRAM и является его преемником . Конкурирующие технологии включают DDR2 и GDDR4 .

Обзор [ править ]

XDR был разработан, чтобы быть эффективным в небольших потребительских системах с высокой пропускной способностью, приложениях с высокопроизводительной памятью и высокопроизводительных графических процессорах . Это устраняет проблемы с необычно высокой задержкой, которые преследовали ранние формы RDRAM. Кроме того, в XDR DRAM большое внимание уделяется полосе пропускания на вывод, что может способствовать дальнейшему снижению затрат при производстве печатных плат. Это связано с тем, что для той же полосы пропускания требуется меньше полос. Права на технологию принадлежат Rambus. XDR используется Sony в консоли PlayStation 3 . ^[1]

Технические характеристики [ править ]

Производительность [ править ]

• Начальная тактовая частота 400 МГц.
• Восьмеричная скорость передачи данных (ODR): восемь бит на такт на полосу.
• Каждый чип обеспечивает 8, 16 или 32 программируемых канала, обеспечивая до 230,4  Гбит / с (28,8  ГБ / с) на частоте 900 МГц (эффективная частота 7,2 ГГц). ^[2]

Особенности [ править ]

• Двунаправленные дифференциальные уровни сигналов Rambus (DRSL)
  • В нем используется дифференциальный драйвер с открытым коллектором , размах напряжения 0,2 В. Это не то же самое, что LVDS . [1]
• Программируемое оконечное устройство на кристалле
• Адаптивное согласование импеданса
• Восьмибанковская архитектура памяти
• До четырех транзакций с чередованием банков при полной пропускной способности
• Двухточечное соединение данных
• Упаковка для чипов
• Планирование динамических запросов
• Поддержка раннего чтения и записи для максимальной эффективности
• Нулевое обновление служебных данных

Требования к питанию [ править ]

• 1,8 В Vdd
• Программируемый сверхнизкий уровень напряжения DRSL 200 мВ, размах
• Маломощный дизайн PLL / DLL
• Поддержка самообновления при выключении питания
• Поддержка динамической ширины данных с динамической синхронизацией
• Отключение питания по выводам ввода / вывода
• Поддержка активации подстраницы

Легкость проектирования системы [ править ]

• Пер-битое FlexPhase схема компенсации на разрешение 2,5 пса
• XDR Interconnect использует минимальное количество контактов

Задержка [ править ]

• 1,25 / 2,0 / 2,5 / 3,33 нс пакетов запроса

Протокол [ править ]

Высокоскоростными сигналами микросхемы ОЗУ XDR являются вход дифференциального тактового сигнала (тактовый сигнал от ведущего, CFM / CFMN), 12-битная несимметричная шина запросов / команд (RQ11..0) и двунаправленная дифференциальная шина данных до 16 бит (DQ15..0 / DQN15..0). Шина запросов может быть подключена к нескольким микросхемам памяти параллельно, но шина данных является двухточечной; К нему можно подключить только одну микросхему RAM. Для поддержки различных объемов памяти с контроллером памяти фиксированной ширины микросхемы имеют программируемую ширину интерфейса. Контроллер DRAM шириной 32 бита может поддерживать 2 16-битных чипа или быть подключенным к 4 чипам памяти, каждый из которых предоставляет 8 бит данных, или до 16 чипов, сконфигурированных с 2-битными интерфейсами.

Кроме того, каждый чип имеет низкоскоростную последовательную шину, используемую для определения его возможностей и настройки интерфейса. Он состоит из трех общих входов: линии сброса (RST), последовательного ввода команд (CMD) и последовательных часов (SCK), а также линий ввода / вывода последовательных данных (SDI и SDO), которые соединены гирляндной цепочкой и в конечном итоге соединяются к единственному выводу на контроллере памяти.

Все несимметричные линии имеют активный низкий уровень ; заявленный сигнал или логическая 1 представлены низким напряжением.

Шина запросов работает с удвоенной скоростью передачи данных по сравнению с тактовым входом. Две последовательные 12-битные передачи (начиная с заднего фронта CFM) составляют 24-битный командный пакет.

Шина данных работает в 8 раз быстрее, чем часы; Тактовая частота 400 МГц генерирует 3200 млн транзакций в секунду. Все операции чтения и записи данных выполняются пакетами из 16 передач длительностью 2 тактовых цикла.

Форматы пакетов запроса следующие:

Существует большое количество временных ограничений, дающих минимальное время, которое должно пройти между различными командами (см. Динамическая память с произвольным доступом § Тайминги памяти ); Контроллер DRAM, отправляющий их, должен убедиться, что все они соблюдены.

Некоторые команды содержат поля задержки; они задерживают действие этой команды на заданное количество тактов. Это позволяет нескольким командам (для разных банков) действовать в одном тактовом цикле.

Команда активации строки [ править ]

Это работает аналогично стандартной команде активации SDRAM, определяя адрес строки, которая будет загружена в массив усилителя считывания банка. Для экономии энергии микросхема может быть сконфигурирована так, чтобы активировать только часть массива усилителей считывания. В этом случае биты SR1..0 определяют половину или четверть строки для активации, и адреса столбцов следующих команд чтения / записи должны быть ограничены этой частью. (Операции обновления всегда используют всю строку.)

Команды чтения / записи [ править ]

Они работают аналогично стандартным командам чтения или записи SDRAM, определяя адрес столбца. Данные предоставляются микросхеме через несколько циклов после команды записи (обычно 3) и выводятся микросхемой через несколько циклов после команды чтения (обычно 6). Как и в случае с другими формами SDRAM, контроллер DRAM отвечает за то, чтобы шина данных не планировалась для использования в обоих направлениях одновременно. Данные всегда передаются пакетами по 16 передач длительностью 2 такта. Таким образом, для устройства × 16 за пакет передается 256 бит (32 байта).

Если микросхема использует шину данных шириной менее 16 бит, один или несколько бит адреса подстолбца используются для выбора части столбца, которая будет представлена ​​на шине данных. Если ширина шины данных составляет 8 бит, SC3 используется для определения того, к какой половине считанных данных необходимо получить доступ; если ширина шины данных составляет 4 бита, используются SC3 и SC2 и т. д.

В отличие от обычной SDRAM, здесь нет возможности выбирать порядок, в котором данные передаются в пакете. Таким образом, невозможно выполнять чтение по первому критическому слову.

Команда маскированной записи [ править ]

Команда маскированной записи аналогична обычной записи, но не допускается задержка команды и предоставляется байт маски. Это позволяет контролировать, какие 8-битные поля записываются. Это небитовая карта, указывающая, какие байты должны быть записаны; он не будет достаточно большим для 32 байтов в пакете записи. Скорее, это битовый шаблон, которым контроллер DRAM заполняет незаписанные байты. Контроллер DRAM отвечает за поиск шаблона, который не появляется в других байтах, которые должны быть записаны. Поскольку существует 256 возможных шаблонов и только 32 байта в пакете, найти один несложно. Даже когда несколько устройств подключены параллельно, байт маски всегда можно найти, если ширина шины не превышает 128 бит. (Это даст 256 байтов на пакет, но команда маскированной записи используется только в том случае, если хотя бы один из них не должен быть записан.)

Каждый байт - это 8 последовательных битов, передаваемых по одной строке данных в течение определенного тактового цикла. M0 сопоставляется с первым битом данных, переданным в течение тактового цикла, а M7 сопоставляется с последним битом.

Это соглашение также препятствует выполнению чтения в первую очередь критического слова; любое слово должно включать биты по крайней мере из первых 8 переданных битов.

Команда предварительной зарядки / обновления [ править ]

Эта команда похожа на комбинацию обычных команд предварительной зарядки и обновления SDRAM. Биты POP x и BP x определяют операцию предварительной зарядки, а биты ROP x , DELR x и BR x определяют операцию обновления. Каждый может быть включен отдельно. Если этот параметр включен, каждый может иметь различную задержку команды и должен быть адресован другому банку.

Команды предоплаты могут быть отправлены одновременно только в один банк; в отличие от обычной SDRAM, здесь нет команды «предварительно зарядить все банки».

Команды обновления также отличаются от обычных SDRAM. Нет команды «обновить все банки», и операция обновления разделена на отдельные операции активации и предварительной зарядки, поэтому время определяется контроллером памяти. Счетчик обновления также программируется контроллером. Операции:

• 000: NOPR Не выполнять операцию обновления
• 001: предварительная зарядка обновления REFP ; завершить операцию обновления в выбранном банке.
• 010: REFA Refresh активировать; активировать строку, выбранную регистром REFH / M / L и выбранный банк для обновления.
• 011: REFI Обновить и увеличить ; как для REFA, но также увеличьте регистр REFH / M / L.
• 100: LRR0 Загрузить младший регистр обновления; скопируйте RQ7–0 в младшие 8 бит счетчика обновления REFL. Без задержки команд.
• 101: LRR1 Загрузить середину регистра обновления; скопируйте RQ7–0 в средние 8 бит счетчика обновления REFM. Без задержки команд.
• 110: регистр обновления загрузки LRR2 высокий; скопируйте RQ7–0 в старшие 8 бит счетчика обновления REFH (если реализовано). Без задержки команд.
• 111 зарезервировано

Команда калибровки / отключения питания [ править ]

Эта команда выполняет ряд различных функций, определяемых полем XOP x . Хотя существует 16 возможностей, на самом деле используются только 4. Три подкоманды запускают и останавливают калибровку выходного драйвера (которая должна выполняться периодически, каждые 100 мс).

Четвертая подкоманда переводит микросхему в режим пониженного энергопотребления. В этом режиме он выполняет внутреннее обновление и игнорирует высокоскоростные линии данных. Его необходимо разбудить с помощью низкоскоростной последовательной шины.

Низкоскоростная последовательная шина [ править ]

Память XDR DRAM проверяется и настраивается с помощью низкоскоростной последовательной шины. Сигналы RST, SCK и CMD передаются контроллером параллельно каждому кристаллу. Линии SDI и SDO соединены последовательно, причем последний выход SDO подключен к контроллеру, а первый вход SDI связан с высоким уровнем (логический 0).

При сбросе каждая микросхема устанавливает на свой вывод SDO низкий уровень (1). После сброса на микросхемы посылается серия импульсов SCK. Каждая микросхема устанавливает высокий уровень на выходе SDO (0) через один цикл после того, как видит высокий уровень входа SDI (0). Кроме того, он подсчитывает количество циклов, которые проходят между освобождением сброса и обнаружением высокого уровня на входе SDI, и копирует этот счет во внутренний регистр идентификатора чипа. Команды, отправляемые контроллером по линии CMD, включают адрес, который должен совпадать с полем идентификатора чипа.

Общая структура команд [ править ]

Каждая команда либо читает, либо записывает один 8-битный регистр, используя 8-битный адрес. Это позволяет использовать до 256 регистров, но в настоящее время назначен только диапазон 1–31.

Обычно линия CMD остается на высоком уровне (логический 0), и импульсы SCK не действуют. Чтобы отправить команду, по линиям CMD синхронизируется последовательность из 32 бит:

• 4 бита 1100, сигнал запуска команды.
• Бит чтения / записи. Если 0, это чтение, если 1 это запись.
• Одиночный / широковещательный бит. Если 0, выбирается только устройство с совпадающим идентификатором. Если 1, все устройства выполняют команду.
• 6 бит идентификатора последовательного устройства. Идентификаторы устройства назначаются автоматически, начиная с 0, при сбросе устройства.
• 8 бит адреса регистра
• Один бит «0». Это дает время для обработки запросов на чтение и включения вывода SDO в случае чтения,
• 8 бит данных. Если это команда чтения, предоставленные биты должны быть равны 0, а значение регистра создается на выводе SDO выбранной микросхемы. Все невыбранные микросхемы подключают свои входы SDI к своим выходам SDO, поэтому контроллер будет видеть значение.
• Один бит «0». Это завершает команду и дает время для отключения вывода SDO.

См. Также [ править ]

• RDRAM
• XDR2 DRAM
• Список пропускной способности устройства

Ссылки [ править ]

Внешние ссылки [ править ]

• Страница продукта Rambus XDR
• Rambus FlexIO CPU Inte ,
• rface предоставляет интерфейс XDR
• Qimonda XDR (TM) DRAM продукт