В производстве полупроводников процесс 3 нм является следующей усадкой кристалла после технологического узла 5-нанометрового MOSFET ( полевого транзистора металл – оксид – полупроводник) . По состоянию на 2019 , Intel , Samsung и TSMC имеют все заявленные планы поставить на 3 нм полупроводниковый узел в коммерческое производство. 3-нм техпроцесс Samsung основан на технологии GAAFET (полевой транзистор с универсальным затвором ), типе технологии многозатворных MOSFET , в то время как 3-нм техпроцесс TSMC по-прежнему будет использовать FinFET.[Обновить] (плавниковый полевой транзистор), [1] несмотря на то, что TSMC разрабатывает транзисторы GAAFET. [2] В частности, Samsung планирует использовать собственный вариант GAAFET под названием MBCFET (полевой транзистор с несколькими мостовыми каналами). [3]
Термин «3 нанометра» не имеет отношения к какой-либо реальной физической характеристике (например, длине затвора, шагу металла или шагу затвора) транзисторов. Это коммерческий или маркетинговый термин, используемый производителями микросхем для обозначения нового, улучшенного поколения кремниевых полупроводниковых микросхем с точки зрения повышенной плотности транзисторов, повышенной скорости и пониженного энергопотребления. [4] [5] Например, TSMC заявила, что ее 3-нанометровые чипы FinFET снизят энергопотребление на 25–30 процентов при той же скорости, увеличат скорость на 10–15 процентов при той же мощности и увеличат плотность транзисторов примерно на 33 процента. процентов по сравнению с предыдущими 5-нм чипами FinFET. [6] [7]
История
Демонстрации исследований и технологий
В 1985 году исследовательская группа Nippon Telegraph and Telephone (NTT) изготовила устройство MOSFET ( NMOS ) с длиной канала 150 нм и толщиной оксида затвора 2,5 нм. [8] В 1998 году исследовательская группа Advanced Micro Devices (AMD) изготовила устройство MOSFET (NMOS) с длиной канала 50 нм и толщиной оксида 1,3 нм. [9] [10]
В 2003 году исследовательская группа NEC изготовила первые полевые МОП-транзисторы с длиной канала 3 нм, используя процессы PMOS и NMOS . [11] [12] В 2006 году группа из Корейского передового института науки и технологий (KAIST) и Национального центра Nano Fab Center разработала многозатворный полевой МОП - транзистор шириной 3 нм , самое маленькое в мире наноэлектронное устройство, основанное на затворе универсальная технология ( GAAFET ). [13] [14]
История коммерциализации
В конце 2016 года TSMC объявила о планах строительства завода по производству полупроводниковых узлов размером 5–3 нм с совместными инвестициями в размере около 15,7 млрд долларов США. [15]
В 2017 году TSMC объявила о начале строительства завода по производству 3-нм полупроводников в Тайнаньском научном парке на Тайване. [16] TSMC планирует начать серийное производство 3-нм техпроцесса в 2023 году. [17] [18] [19] [20] [21]
В начале 2018 года IMEC и Cadence заявили, что они заклеили тестовые чипы на 3 нм, используя литографию в крайнем ультрафиолете (EUV) и иммерсионную литографию на 193 нм . [22]
В начале 2019 года Samsung представила планы по производству 3-нм GAAFET ( затворные полевые транзисторы ) на 3-нм узле в 2021 году с использованием собственной транзисторной структуры MBCFET, в которой вместо нанопроволок используются нанолисты; обеспечивая увеличение производительности на 35%, снижение мощности на 50% и уменьшение площади на 45% по сравнению с 7 нм. [23] [24] [25] План развития полупроводников Samsung также включал продукты на 8, 7, 6, 5 и 4 нм «узлах». [26] [27]
В декабре 2019 года Intel объявила о планах по производству 3-нм технологий в 2025 году. [28]
В январе 2020 года Samsung объявила о производстве первого в мире прототипа 3-нм технологии GAAFET и заявила, что нацелена на массовое производство в 2021 году [29].
В августе 2020 года TSMC объявила подробности своего 3-нм процесса N3, который является новым, а не улучшением по сравнению с 5-нм техпроцессом N5. [30] По сравнению с процессом N5, процесс N3 должен обеспечивать повышение производительности на 10–15% (1,10–1,15 ×) или снижение энергопотребления на 25–35% (1,25–1,35 ×) при 1,7 × увеличение логической плотности (коэффициент масштабирования 0,58), увеличение на 20% (коэффициент масштабирования 0,8) плотности ячеек SRAM и увеличение плотности аналоговых схем на 10%. Поскольку многие конструкции включают в себя значительно больше SRAM, чем логики (общее соотношение составляет 70% SRAM к 30% логики), ожидается, что усадка кристалла составит всего около 26%. TSMC планирует производство с учетом рисков в 2021 году, а объемы производства - во второй половине 2022 года. [31] [32] [2]
Более 3 нм
В ITRS применения (по состоянию на 2017 г.) термины «2.1 нм», «1,5 нм» и «1,0 нм» в качестве общих терминов для узлов после 3 нм. [33] [34] Узлы «2 нанометра» (2 нм) и «14 ангстрем » (14 Å или 1,4 нм) также были (в 2017 г.) предварительно определены An Steegen (из IMEC ) как будущие производственные узлы после 3 нм, с предполагаемыми сроками внедрения около 2024 года и после 2025 года соответственно. [35]
В конце 2018 года председатель TSMC Марк Лю предсказал, что масштабирование чипов продолжится до узлов 3 и 2 нм; [36] однако по состоянию на 2019 год другие специалисты по полупроводникам не определились, смогут ли узлы за пределами 3 нм стать жизнеспособными. [37] TSMC начала исследования в области 2 нм в 2019 году. [38] Сообщалось, что TSMC, как ожидается, войдет в производство с риском 2 нм примерно в 2023 или 2024 году. [39]
В декабре 2019 года Intel объявила о планах по производству 1,4 нм в 2029 году. [28]
В мае 2021 года IBM объявила, что в своем производственном исследовательском центре в Олбани разработала технологию изготовления 2-нм микросхем и успешно создала прототип микросхемы размером с ноготь с более чем 50 миллиардами транзисторов [40], что соответствует 333 миллионам транзисторов на квадрат. миллиметр (при условии, что площадь кристалла составляет 150 квадратных миллиметров, как сообщает IBM). Для сравнения, 3-нм чипы TSMC содержат около 291 миллиона транзисторов на квадратный миллиметр.
Рекомендации
- ^ Катресс, доктор Ян. «Где мои GAA-FET? TSMC останется с FinFET на 3 нм» . www.anandtech.com .
- ^ а б «TSMC планирует агрессивный курс для 3-нм литографии и не только - ExtremeTech» . www.extremetech.com .
- ^ https://techxplore.com/news/2019-05-samsung-foundry-event-3nm-mbcfet.amp
- ^ «7нм, 5нм и 3нм TSMC» - это просто цифры… неважно, что это за цифра « » . Проверено 20 апреля 2020 .
- ^ Сэмюэл К. Мур (21 июля 2020 г.). «Лучший способ измерить прогресс в полупроводниках: пора отказаться от старой метрики закона Мура» . IEEE Spectrum . IEEE . Проверено 20 апреля 2021 года .
- ^ Джейсон Кросс (25 августа 2020 г.). «TSMC подробно описывает свои будущие 5- и 3-нм производственные процессы - вот что это значит для кремния Apple» . Macworld . Проверено 20 апреля 2021 года .
- ^ Антон Шилов (31 августа 2020 г.). «Будущее передовых микросхем согласно TSMC: 5 нм, 4 нм, 3 нм и выше» . Проверено 20 апреля 2021 года .
- ^ Кобаяси, Тошио; Хоригути, Сэйдзи; Miyake, M .; Ода, М .; Киучи, К. (декабрь 1985 г.). «Чрезвычайно высокая крутизна (более 500 мСм / мм) MOSFET с оксидом затвора 2,5 нм». 1985 Международное совещание по электронным устройствам : 761–763. DOI : 10.1109 / IEDM.1985.191088 . S2CID 22309664 .
- ^ Ахмед, Халед З .; Ibok, Effiong E .; Сон, Мирён; Да, Джеффри; Сян, Ци; Bang, Дэвид С .; Линь, Мин-Рен (1998). «Производительность и надежность полевых МОП-транзисторов размером менее 100 нм с ультратонкими оксидами на затворе прямого туннелирования». Симпозиум 1998 г. по технологии СБИС Сборник технических документов (Кат. № 98CH36216) : 160–161. DOI : 10.1109 / VLSIT.1998.689240 . ISBN 0-7803-4770-6. S2CID 109823217 .
- ^ Ахмед, Халед З .; Ibok, Effiong E .; Сон, Мирён; Да, Джеффри; Сян, Ци; Bang, Дэвид С .; Линь, Мин-Рен (1998). «Полевые МОП-транзисторы с длиной волны менее 100 нм с прямым туннелированием термических оксидов азота и азота». Дайджест 56-й ежегодной конференции по исследованиям устройств (каталожный номер 98TH8373) : 10–11. DOI : 10,1109 / DRC.1998.731099 . ISBN 0-7803-4995-4. S2CID 1849364 .
- ^ Швирц, Франк; Вонг, Хей; Лиу, Джуин Дж. (2010). Нанометр CMOS . Пэн Стэнфорд Паблишинг. п. 17. ISBN 9789814241083.
- ^ Вакабаяси, Хитоши; Ямагами, Шигехару; Икэдзава, Нобуюки; Огура, Ацуши; Нарихиро, Мицуру; Arai, K .; Ochiai, Y .; Takeuchi, K .; Ямамото, Т .; Могами, Т. (декабрь 2003 г.). «Планарно-объемные КМОП-устройства размером менее 10 нм с контролем бокового перехода». IEEE International Electron Devices Meeting 2003 : 20.7.1–20.7.3. DOI : 10.1109 / IEDM.2003.1269446 . ISBN 0-7803-7872-5. S2CID 2100267 .
- ^ "Still Room at the Bottom (нанометровый транзистор, разработанный Ян-кю Чой из Корейского передового института науки и технологий)" , Nanoparticle News , 1 апреля 2006 г., архивировано с оригинала 6 ноября 2012 г.
- ^ Ли, Хёнджин; Чой, Ян-Гю; Ю, Ли-Ын; Рю, Сон Ван; Хан, Джин Ву; Jeon, K .; Jang, DY; Ким, Кук-Хван; Ли, Джу-Хён; и другие. (Июнь 2006), "Sub-5nm All-Around Gate FinFET для Окончательной Scaling", Симпозиум по технологии СБИС, 2006 : 58-59, DOI : 10,1109 / VLSIT.2006.1705215 , ЛВП : 10203/698 , ISBN 978-1-4244-0005-8, S2CID 26482358
- ^ Паттерсон, Алан (12 декабря 2016 г.), «TSMC планирует новую фабрику по переходу на 3 нм» , www.eetimes.com
- ^ Паттерсон, Алан (2 октября 2017 г.), «TSMC стремится создать первую в мире фабрику с производительностью 3 нм» , www.eetimes.com
- ^ Зафар, Рамиш (15 мая 2019 г.), TSMC начинает 2-нм исследования в Синьчжу, Тайваньский отчет о претензиях
- ^ «TSMC начнет производство на 5 нм во второй половине 2020 года, на 3 нм в 2022 году» . www.techspot.com .
- ^ Армасу 2019-12-06T20: 26: 59Z, Люциан. «Отчет: TSMC начнет объемное производство 3 нм в 2022 году» . Оборудование Тома .
- ^ «Завод TSMC по 3-нм техпроцессу начинает строительство - серийное производство в 2023 году» . Gizchina.com . 25 октября 2019.
- ^ Фридман, Алан. «TSMC начинает строительство мощностей по выпуску 3-нм чипов к 2023 году» . Телефон Арена .
- ^ «Первый в отрасли 3-нанометровый тестовый чип Imec и Cadence Tape Out» , www.cadence.com (пресс-релиз), 28 февраля 2018 г.
- ^ «Samsung представляет 3-нанометровые универсальные средства проектирования - ExtremeTech» . www.extremetech.com .
- ^ Армасу, Лучиан (11 января 2019 г.), «Samsung планирует массовое производство 3-нм чипов GAAFET в 2021 году» , www.tomshardware.com
- ^ Samsung: 3-нм техпроцесс на год опережает TSMC в GAA и на три года опережает Intel , 6 августа 2019 г.
- ^ Армасу, Лучиан (25 мая 2017 г.), «Samsung представляет 4-нм технологический процесс, полный план развития литейного производства» , www.tomshardware.com
- ^ Катресс, Ян. «Samsung объявляет о выпуске 3-нм GAA MBCFET PDK, версии 0.1» . www.anandtech.com .
- ^ а б Катресс, доктор Ян. «План производства Intel на период с 2019 по 2029 год: обратный перенос, 7, 5, 3, 2 и 1,4 нм» . www.anandtech.com .
- ^ Broekhuijsen 2020-01-03T16: 28: 57Z, Нильс. «Компания Samsung представляет первые прототипы полупроводникового элемента с 3-нанометровым фильтром GAAFET» . Оборудование Тома . Дата обращения 10 февраля 2020 .
- ^ Шилов, Антон. «TSMC: прогресс в разработке 3-нм EUV идет хорошо, первые клиенты привлекаются» . www.anandtech.com .
- ^ Фрумусану, Андрей. «TSMC подробно описывает 3-нм техпроцесс: масштабирование полного узла для серийного производства 2П22» . www.anandtech.com .
- ^ «TSMC Dishes на 5- и 3-нм технологических узлах, представляет технологию 3DFabric | Tom's Hardware» . www.tomshardware.com .
- ^ МЕЖДУНАРОДНАЯ ДОРОЖНАЯ КАРТА ДЛЯ УСТРОЙСТВ И СИСТЕМ, ИЗДАНИЕ 2017 - ОБЗОР (PDF) , ITRS, 2017, Таблица ES2, стр.18
- ^ МЕЖДУНАРОДНАЯ ДОРОЖНАЯ КАРТА ДЛЯ УСТРОЙСТВ И СИСТЕМ, ИЗДАНИЕ 2017 - БОЛЬШЕ МУР (PDF) , ITRS, 2017, архивировано из оригинала (PDF) 25 октября 2018 г. , получено 18 апреля 2019 г.
- ^ Мерритт, Рик (19 мая 2017 г.), «4 взгляда на кремниевую дорожную карту - отдаленная надежда на узел в 14 ангстрем» , www.eetimes.com
- ^ Паттерсон, Алан (12 сентября 2018 г.), «TSMC: масштабирование микросхем может ускориться» , www.eetimes.com
- ^ Мерритт, Рик (4 марта 2019 г.), «Конференция SPIE предсказывает план развития ухабистых микросхем» , www.eetasia.com
- ^ Зафар, Рамиш (12 июня 2019 г.). «TSMC начинает 2-нм исследования в Синьчжу, Тайваньский отчет о претензиях» . wccftech.com.
- ^ «TSMC совершила прорыв в области 2 нм, внедрит технологию GAA и запустит ее в производство в 2023–2024 годах» . TechNews 科技 新 報. 13 июля 2020.
- ^ https://www.reuters.com/article/us-ibm-semiconductors-idUSKBN2CN12S
дальнейшее чтение
- Лапедус, Марк (21 июня 2018 г.), "Big Trouble At 3nm" , semiengineering.com
- Пэ, Кымджонг; Bae, D.-I .; Канг, М .; Hwang, SM; Ким, СС; Seo, B .; Kwon, TY; Ли, Т.Дж.; Moon, C .; Чой, Ю.М.; Oikawa, K .; Masuoka, S .; Чун, Кентукки; Парк, Ш; Шин, HJ; Kim, JC; Бхувалка, KK; Kim, DH; Ким, WJ; Ю, Дж .; Jeon, HY; Ян, MS; Chung, S.-J .; Kim, D .; Ham, BH; Парк, КДж; Kim, WD; Парк, Ш; Песня, G .; и другие. (Декабрь 2018 г.), «Технология 3-нм GAA с мульти-мостовыми полевыми транзисторами для маломощных и высокопроизводительных приложений», IEEE International Electron Devices Meeting (IEDM) 2018 (документ конференции), стр. 28.7.1–28.7.4, doi : 10.1109 / IEDM.2018.8614629 , ISBN 978-1-7281-1987-8, S2CID 58673284
Предшествующий 5 нм ( FinFET ) | Процесс изготовления полупроводниковых устройств MOSFET | Преемник 2 нм ( GAAFET ) |