Из Википедии, бесплатной энциклопедии
Перейти к навигации Перейти к поиску
Изготовление полупроводниковых
приборов
4-ФАХ-NAND-C10.JPG
Масштабирование MOSFET
( технологические узлы )
Будущее

В производстве полупроводников , то Международная дорожная карта для устройств и систем определяет 5  нм процесса , как МОП - транзистор узел технологии после 7 нм узла. В 2020 году Samsung и TSMC начали массовое производство 5-нм чипов для таких компаний, как Apple , Marvell , Huawei и Qualcomm . [1] [2]

Термин «5 нанометров» не имеет отношения к какой-либо реальной физической характеристике (например, длине затвора, шагу металла или шагу затвора) транзисторов. Это коммерческий или маркетинговый термин, используемый производителями микросхем для обозначения нового, улучшенного поколения кремниевых полупроводниковых чипов с точки зрения повышенной плотности транзисторов, увеличения скорости и снижения энергопотребления. [3] [4]

История [ править ]

Фон [ править ]

Эффектами квантового туннелирования через оксидный слой затвора на транзисторах 7 и 5 нм становится все труднее управлять с помощью существующих полупроводниковых процессов. [5] Однотранзисторные устройства ниже 7 нм были впервые продемонстрированы исследователями в начале 2000-х годов. В 2002 году исследовательская группа IBM, в которую входили Брюс Дорис, Омер Докумачи, Мейки Йонг и Анда Мокута, изготовила 6-нанометровый полевой МОП-транзистор кремний-на-изоляторе (КНИ). [6] [7]

В 2003 году японская исследовательская группа в NEC во главе с Хитоши Вакабаяши и Сигехару Ямагами изготовила первый 5-нм полевой МОП-транзистор. [8] [9]

В 2015 году IMEC и Cadence изготовили тестовые чипы 5 нм. Изготовленные тестовые чипы не являются полностью функциональными устройствами, а скорее предназначены для оценки структуры слоев межсоединений . [10] [11]

В 2015 году Intel описала концепцию полевого транзистора с боковой нанопроволокой (или кругового затвора) для 5-нм узла. [12]

В 2017 году IBM показала, что они создали 5-нм кремниевые чипы [13] с использованием кремниевых нанолистов в конфигурации « затвор-все-вокруг» (GAAFET), что является отходом от обычной конструкции FinFET . Используемые транзисторы GAAFET имели 3 нанолиста, уложенных друг на друга, полностью покрытых одним и тем же затвором, точно так же, как FinFET обычно имеют несколько физических ребер бок о бок, которые электрически представляют собой единый блок и полностью покрыты одним и тем же затвором. . Чип IBM имел размеры 50 мм 2 и 600 миллионов транзисторов на мм 2 . [14] [15]

Коммерциализация [ править ]

В апреле 2019 года Samsung Electronics объявила, что предлагает своим клиентам инструменты с 5-нм техпроцессом (5LPE) с четвертого квартала 2018 года. [16] В апреле 2019 года TSMC объявила, что их 5-нанометровый процесс (CLN5FF, N5) начал производство рискованных, и что теперь потенциальным клиентам доступны полные спецификации конструкции микросхем. Процесс N5 может использовать EUVL максимум на 14 слоях, по сравнению с 5 или 4 слоями в N6 и N7 ++. [17] Для ожидаемого минимального шага металла 28 нм, SALELE является предлагаемым лучшим методом формирования рисунка. [18]

Для своего 5-нанометрового процесса Samsung начала устранение дефектов процесса путем автоматической проверки и исправления из-за возникновения стохастических (случайных) дефектов в металле и переходных слоях. [19]

В октябре 2019 года TSMC начала выборку 5-нм процессоров A14 для Apple . [20]

В декабре 2019 года TSMC объявила о среднем доходе ~ 80% с пиковым выходом на пластину> 90% для своих 5-нанометровых тестовых чипов с размером кристалла 17,92 мм 2 . [21] В середине 2020 года TSMC заявила, что ее 5-нанометровый процесс (N5) обеспечивает в 1,8 раза большую плотность, чем 7-нанометровый процесс N7, с увеличением скорости на 15% или снижением энергопотребления на 30%; улучшенная подверсия (N5P), как утверждается, улучшила N5 с + 5% скорости или -10% мощности. [22]

13 октября 2020 года Apple анонсировала новую линейку iPhone 12 с A14 вместе с линейкой Huawei Mate 40 с HiSilicon Kirin 9000 , которые были первыми устройствами, которые будут коммерциализированы на 5-нм узле TSMC. Позже, 10 ноября 2020 года, Apple также представила три новые модели Mac, использующие Apple M1 , еще один 5-нм чип. Согласно Semianalysis, процессор A14 имеет плотность транзисторов 134 миллиона транзисторов на мм 2 . [23]

5 нм технологические узлы [ править ]

Samsung [24]TSMC [25]Дорожная карта IRDS на 2017 год [26]СМИК
Название процесса (нм)5LPEN5755 нм
Плотность транзистора (MTr / мм 2 )127173 [27]???
Размер битовой ячейки SRAM (мкм 2 )0,0260,017–0,0190,027 [28]0,020 [28]?
Шаг затвора транзистора (нм)57484842?
Шаг межсоединения (нм)3628 [29]28 год24?
Год производства риска2018 [16]2019 [17]2019 г.2021 г.ожидается позже 2023 г.

Шаг затвора транзистора также упоминается как CPP (контактный полифонический шаг), а шаг межсоединения также упоминается как MMP (минимальный металлический шаг). [30] [31]

За пределами 5 нм [ править ]

Основная статья: 3 нм процесс

3 нм (3 нанометра) - это обычный термин для обозначения следующего узла после 5 нм. С 2020 года Intel , Samsung и TSMC планируют коммерциализировать 3-нм узел.

3,5 нм также было дано как имя для первого узла за пределами 5 нм. [32]

Ссылки [ править ]

  1. ^ Катресс, доктор Ян. « « Лучшая доходность на 5 нм, чем на 7 нм »: обновленная информация TSMC о дефектах для N5» . www.anandtech.com . Проверено 28 августа 2020 .
  2. ^ «Marvell и TSMC сотрудничают для создания портфеля инфраструктуры данных на основе технологии 5 нм» . HPCwire . Проверено 28 августа 2020 .
  3. ^ «TSMC's 7nm, 5nm и 3nm» - это просто числа… неважно, что это за число « » . Проверено 20 апреля 2020 года .
  4. ↑ Самуэль К. Мур (21 июля 2020 г.). «Лучший способ измерить прогресс в полупроводниках: пора отказаться от старой метрики закона Мура» . IEEE Spectrum . IEEE . Проверено 20 апреля 2021 года .
  5. ^ «Квантовые эффекты на 7/5 нм и выше» . Полупроводниковая техника . Проверено 15 июля 2018 .
  6. ^ "IBM заявляет, что самый маленький в мире кремниевый транзистор - TheINQUIRER" . Theinquirer.net . 2002-12-09 . Проверено 7 декабря 2017 года .
  7. ^ Дорис, Брюс Б .; Dokumaci, Omer H .; Ieong, Meikei K .; Мокута, Анда; Чжан, Инь; Канарский, Томас С .; Рой, РА (декабрь 2002 г.). «Экстремальное масштабирование с помощью сверхтонких полевых МОП-транзисторов с кремниевым каналом». Дайджест. Международная конференция по электронным устройствам : 267–270. DOI : 10.1109 / IEDM.2002.1175829 . ISBN 0-7803-7462-2. S2CID  10151651 .
  8. ^ "NEC производит самый маленький транзистор в мире" . Thefreelibrary.com . Проверено 7 декабря 2017 года .
  9. ^ Вакабаяси, Хитоши; Ямагами, Шигехару; Икэдзава, Нобуюки; Огура, Ацуши; Нарихиро, Мицуру; Arai, K .; Ochiai, Y .; Takeuchi, K .; Ямамото, Т .; Могами, Т. (декабрь 2003 г.). «Планарно-объемные КМОП-устройства размером менее 10 нм с контролем бокового перехода». IEEE International Electron Devices Meeting 2003 : 20.7.1–20.7.3. DOI : 10.1109 / IEDM.2003.1269446 . ISBN 0-7803-7872-5. S2CID  2100267 .
  10. ^ «IMEC и Cadence раскрывают 5-нм тестовый чип» . Semiwiki.com . Проверено 25 ноя 2015 .
  11. ^ «Дорожная карта к 5 нм: требуется конвергенция многих решений» . Semi.org . Архивировано из оригинального 26 ноября 2015 года . Проверено 25 ноября 2015 года .
  12. ^ Марк Лапедус (2016-01-20). "5-нм фантастические вызовы" . Корпорация Intel представила документ, который вызвал искры и спровоцировал слухи о будущем направлении развития передовой индустрии ИС. Компания описала транзистор следующего поколения, называемый полевым транзистором с нанопроволокой, который представляет собой плавниковый транзистор, повернутый на бок с затвором, обернутым вокруг него. Считается, что полевой транзистор Intel на основе нанопроволоки, иногда называемый полевым транзистором со сквозным затвором, соответствует требованиям к устройствам для 5 нм, как определено в Международной дорожной карте технологий для полупроводников (ITRS).
  13. ^ Себастьян, Энтони. «IBM представляет первый в мире 5-нм чип» . Ars Technica . Проверено 5 июня 2017 .
  14. ^ Зафар, Рамиш (5 июня 2017). «Официально: IBM выпускает 5-нм чип GAAFET с 30 миллиардами транзисторов на 50 мм², мощностью 75% и повышением производительности на 40%» .
  15. ^ «IBM выясняет, как сделать 5-нм чипы» . Uk.pcmag.com . 5 июня 2017 . Проверено 7 декабря 2017 года .
  16. ^ a b Шилов, Антон. «Samsung завершает разработку 5-нм технологического процесса EUV» . anandtech.com . Проверено 31 мая 2019 .
  17. ^ a b Партнеры TSMC и OIP по экосистеме предоставляют первую в отрасли полную инфраструктуру проектирования для 5-нм техпроцесса (пресс-релиз), TSMC, 3 апреля 2019 г.
  18. ^ SALELE Двойной паттерн для узлов 7 и 5 нм
  19. ^ J. Kim et al., Proc. SPIE 11328, 113280I (2020).
  20. ^ Solca, Богдан. «TSMC уже пробует 5-нм процессоры Apple A14 Bionic SoC для iPhone 2020 года» . Notebookcheck .
  21. ^ Катресс, доктор Ян. «Выход первых 5-нанометровых тестовых чипов TSMC составляет 80%, HVM появится в первом полугодии 2020 года» . www.anandtech.com .
  22. ^ Хруска, Joel (25 августа 2020), "TSMC Участки агрессивный курс для 3nm литография и за его пределами" , www.extremetech.com
  23. ^ Patel, Дилан (2020-10-27). «Apple A14 содержит 134 миллиона транзисторов / мм², но не соответствует требованиям TSMC по плотности» . SemiAnalysis . Проверено 29 октября 2020 .
  24. ^ Джонс, Скоттен, 7нм, 5нм и 3нм Логика, текущие и планируемые процессы
  25. ^ Шор, Дэвид (2019-04-06). «TSMC начинает производство 5-нанометровых рисков» . WikiChip Fuse . Проверено 7 апреля 2019 .
  26. ^ «Международная дорожная карта IRDS для устройств и систем, издание 2017 г.» (PDF) . Архивировано из оригинального (PDF) на 2018-10-25.
  27. ^ Джонс, Scotten (3 мая 2019). «Сравнение 5 нм TSMC и Samsung» . Семивики . Проверено 30 июля 2019 .
  28. ^ a b МЕЖДУНАРОДНАЯ ДОРОЖНАЯ КАРТА ДЛЯ УСТРОЙСТВ И СИСТЕМ ИЗДАНИЕ 2017 ГОДА - БОЛЬШЕ МУР (PDF) , ITRS, 2017, раздел 4.5 Таблица MM-10 (стр. 12) записи: «Площадь битовой ячейки SRAM (um2)»; «Плотность ячеек SRAM 111 бит - Мбит / мм2», заархивировано из оригинала (PDF) 25 октября 2018 г. , получено 24 октября 2018 г.
  29. ^ JC Liu et al., IEDM 2020.
  30. ^ «Международная технологическая дорожная карта для полупроводников 2.0, выпуск 2015 Исполнительный отчет» (PDF) . Semiconductors.org . Архивировано 2 октября 2016 года из оригинального (PDF) . Проверено 7 декабря 2017 года .
  31. ^ "Процесс литографии 5 нм" . En.wikichip.org . Проверено 7 декабря 2017 года .
  32. ^ "15 взглядов с кремниевого саммита: от макро до нано перспективы" горизонта микросхем " . EETimes.com . 16 января 2017 . Проверено 4 июня 2018 .

Внешние ссылки [ править ]

  • Процесс литографии 5 нм


Предшествующий
7 нм ( FinFET )		 Процесс изготовления полупроводниковых устройств MOSFETУспешно на
3 нм