Из Википедии, бесплатной энциклопедии
Перейти к навигации Перейти к поиску
Изготовление полупроводниковых
приборов
4-фах-NAND-C10.JPG
Масштабирование MOSFET
( технологические узлы )
Будущее

В производстве полупроводников в Международной дорожной карте технологий для полупроводников 7  нм процесс определяется как технологический узел MOSFET, следующий за узлом 10 нм . Он основан на технологии FinFET (fin field-effect transistor), разновидности многозатворной технологии MOSFET .

Компания Taiwan Semiconductor Manufacturing Company ( TSMC ) начала производство микросхем памяти SRAM 256 Мбит с использованием 7-нм техпроцесса в июне 2016 года [1], до того, как Samsung начала массовое производство 7-нм устройств в 2018 году. [2] Предполагался первый массовый 7-нм мобильный процессор Apple A12 Bionic , предназначенный для массового использования, был выпущен на мероприятии Apple в сентябре 2018 года. [3] Хотя Huawei анонсировала собственный 7-нм процессор до Apple A12 Bionic, Kirin 980 31 августа 2018 года, Apple A12 Bionic был выпущен для массового использования потребителями до появления Kirin 980. Оба чипа производятся компанией TSMC.[4]

AMD выпустила свои процессоры Rome (Epyc 2) для серверов и центров обработки данных, которые основаны на  узле TSMC 7 нм [5] и имеют до 64 ядер и 128 потоков. Они также выпустили процессоры для настольных ПК " Matisse " с 16 ядрами и 32 потоками. Однако матрица ввода-вывода на многокристальном модуле Rome (MCM) изготовлена ​​по 14-нм техпроцессу GloFo, а матрица ввода-вывода Матисса - по 12-нм техпроцессу GloFo. Серия Radeon RX 5000 также основана на процессе N7FF.

Однако с 2009 года «узел» стал коммерческим названием для маркетинговых целей [6], которое указывает на новые поколения технологических процессов, независимо от длины затвора, шага металла или шага затвора. [7] [8] [9] Например, Globalfoundries « 7 нм процессы аналогичны Intel » с 10 нм процесс, таким образом , обычное понятие узла процесса становится размытым. [10] TSMC и 10-нм процессы Samsung находятся где-то между 14-нм и 10-нм процессами Intel по плотности транзисторов.. Плотность транзисторов (количество транзисторов на квадратный миллиметр) более важна, чем размер транзистора, поскольку меньшие транзисторы больше не обязательно означают улучшенную производительность или увеличение количества транзисторов.

История [ править ]

Демонстрации технологий [ править ]

Полевые МОП-транзисторы в масштабе 7 нм были впервые продемонстрированы исследователями в начале 2000-х годов. В 2002 году исследовательская группа IBM, в которую входили Брюс Дорис, турецкий инженер Омер Докумачи, тайваньский инженер Мейкей Йонг и румынский инженер Анда Мокута, изготовила 6-нм полевой МОП-транзистор кремний на изоляторе (КНИ). [11] [12] В 2003 году исследовательская группа NEC под руководством Хитоши Вакабаяши и Сигехару Ямагами изготовила 5-нм полевой МОП-транзистор. [13] [14]

В июле 2015 года IBM объявила, что они построили первые функциональные транзисторы с технологией 7 нм, используя кремний-германиевый процесс. [15] [16] [17] [18]

В июне 2016 года TSMC произвела 256- мегабитные ячейки памяти SRAM по своему 7-нм техпроцессу [1] с площадью ячейки 0,027 мкм 2 (550 F 2 ) с приемлемым уровнем риска. [19]

Ожидаемая коммерциализация и технологии [ править ]

В апреле 2016 года TSMC объявила, что пробное производство 7 нм начнется в первой половине 2017 года. [20] В апреле 2017 года TSMC начала рискованное производство чипов памяти SRAM 256 Мбит с использованием процесса 7 нм (N7FF +) [1] с литография в крайнем ультрафиолете (EUV). [21] По состоянию на начало 2017 года производственные планы TSMC по 7 нм заключались в использовании иммерсионной литографии в глубоком ультрафиолете (DUV) первоначально на этом технологическом узле (N7FF) и переходе от рискованного к серийному производству со второго квартала 2017 года на второй квартал 2018 года. их позднее поколение 7 нм (N7FF +) , производство планируется использование ВУФ множественного паттерна и иметь , по оценкам , переход от риска для изготовления объемного между 2018 и 2019 [22]

В сентябре 2016 года GlobalFoundries объявила о пробном производстве во второй половине 2017 года и о рисковом производстве в начале 2018 года, когда тестовые чипы уже запущены. [23]

В феврале 2017 года Intel объявила о выпуске Fab 42 в Чандлере, штат Аризона , для производства микропроцессоров с использованием техпроцесса 7 нм. [24] Компания не опубликовала каких-либо ожидаемых значений длины элементов в этом узле процесса.

В апреле 2018 года TSMC объявила о массовом производстве 7 нм чипов (CLN7FF, N7). В июне 2018 года компания объявила о наращивании массового производства. [2]

В мае 2018 года Samsung объявила о выпуске 7-нм чипов в этом году. ASML Holding NV является их основным поставщиком машин для литографии EUV. [25]

В августе 2018 года GlobalFoundries объявила о прекращении разработки 7-нм чипов, сославшись на стоимость. [26]

28 октября 2018 года Samsung объявила, что их 7-нм техпроцесс второго поколения (7LPP) запущен в рискованное производство и должен выйти в массовое производство в 2019 году.

17 января 2019 года для отчета о прибылях и убытках за 4 квартал 2018 года TSMC отметила, что у разных клиентов будут «разные вкусы» 7-нм второго поколения. [27]

16 апреля 2019 года TSMC объявила о своем 6-нм процессе под названием (CLN6FF, N6), который, как ожидается, появится в массовых продуктах с 2021 года. [28] N6 использует EUVL до 5 слоев по сравнению с 4 слоями в их Процесс N7 +. [29]

28 июля 2019 года TSMC анонсировала свой 7-нм процесс второго поколения под названием N7P, который основан на DUV, как и их процесс N7. [30] Поскольку N7P полностью IP-совместим с исходной 7 нм, а N7 + (который использует EUV) - нет, N7 + (ранее объявленный как «7 нм +») является отдельным процессом от «7 нм». N6 («6 нм»), еще один процесс на основе EUV, планируется выпустить позже, чем даже 5-нм процесс TSMC (N5), с IP-совместимостью с N7. На объявлении о прибылях и убытках за 1 квартал 2019 года TSMC повторила свое заявление за 4 квартал 2018 года [27] о том, что в 2019 году N7 + принесет доход менее 1 миллиарда долларов тайваньских долларов [31].

5 октября 2019 года AMD объявила о своей дорожной карте EPYC , в которой представлены чипы Milan, созданные с использованием процесса TSMC N7 +. [32]

7 октября 2019 года TSMC объявила о начале поставок продуктов N7 + на рынок в больших объемах. [33]

Коммерциализация технологий [ править ]

В июне 2018 года AMD объявила о выпуске 7-нм графических процессоров Radeon Instinct во второй половине 2018 года. [34] В августе 2018 года компания подтвердила выпуск графических процессоров. [35]

21 августа 2018 года Huawei анонсировала свою SoC HiSilicon Kirin 980 для использования в своих Huawei Mate 20 и Mate 20 Pro, созданных с использованием процесса TSMC 7 нм (N7).

12 сентября 2018 года Apple анонсировала свой чип A12 Bionic , используемый в iPhone XS и iPhone XR, созданных с использованием технологии TSMC 7 нм (N7). Процессор A12 стал первым 7-нм чипом для массового использования, так как он был выпущен до Huawei Mate 20. [36] [37] 30 октября 2018 года Apple анонсировала свой чип A12X Bionic , используемый в iPad Pro, построенном с использованием 7-нм (7-нм) от TSMC ( N7) процесс. [38]

4 декабря 2018 года Qualcomm анонсировала свои Snapdragon 855 и 8cx, построенные с использованием 7-нм техпроцесса TSMC (N7). [39] Первым массовым продуктом с Snapdragon 855 стал Lenovo Z5 Pro GT, анонсированный 18 декабря 2018 года. [40]

29 мая 2019 года MediaTek анонсировала свою 5G SoC, созданную с использованием 7-нм техпроцесса TSMC. [41]

7 июля 2019 года AMD официально выпустила свою серию центральных процессоров Ryzen 3000, основанных на 7-нм техпроцессе TSMC и микроархитектуре Zen 2 .

6 августа 2019 года Samsung анонсировала свой Exynos 9825 SoC, первый чип, созданный с использованием их процесса 7LPP. Exynos 9825 - это первый чип для массового рынка, созданный с использованием EUVL . [42]

6 сентября 2019 года Huawei анонсировала свои SoC HiSilicon Kirin 990 4G и 990 5G , построенные с использованием процессов TSMC N7 и N7 +. [43]

10 сентября 2019 года Apple анонсировала свой чип A13 Bionic , используемый в iPhone 11 и iPhone 11 Pro, созданных с использованием процесса TSMC N7P 2-го поколения. [44]

Производство 7 нм составило 36% выручки TSMC во втором квартале 2020 года [45].

17 августа 2020 года IBM анонсировала свой процессор IBM Power 10 . [44]

Трудности формирования паттерна 7 нм [ править ]

Проблемы с разделением высоты тона. Последовательное нанесение рисунка методом лито-травления подвержено ошибкам наложения, а также ошибкам CD от различных экспозиций.
Проблемы с нанесением проставки. Формирование спейсера обеспечивает отличный контроль CD для элементов, непосредственно формируемых спейсером, но промежутки между спейсерами могут быть разделены на совокупности сердцевины и зазоров.
Влияние ошибки наложения на обрезку линии. Ошибка наложения на обнажении вырезанного отверстия может исказить концы линии (вверху) или нарушить соседнюю линию (внизу).
Проблемы формирования двухстержневого EUV-паттерна. В EUV-литографии пара элементов может не иметь обоих элементов в фокусе одновременно; один будет иметь размер, отличный от другого, и оба будут по-разному перемещаться при фокусировке.
Вероятность стохастического отказа 7 нм EUV. Ожидается, что 7-нанометровые элементы приближаются к ширине ~ 20 нм. Вероятность стохастического отказа EUV измеримо высока для обычно применяемой дозы 30 мДж / см 2 .

Ожидается, что в литейном узле 7 нм будут использоваться любые из следующих технологий формирования рисунка или их комбинация: разделение шага , самовыравнивание рисунка и литография EUV . Каждая из этих технологий сопряжена со значительными проблемами при управлении критическими размерами (CD), а также при размещении узоров, причем все они связаны с соседними элементами.

Разделение питча [ править ]

Разделение шага включает в себя разделение слишком близко расположенных элементов на разные маски, которые экспонируются последовательно, с последующей обработкой лито-травлением. Из-за использования разных экспозиций всегда существует риск ошибки наложения между двумя экспозициями, а также разных компакт-дисков в результате разных экспозиций.

Рисунок проставки [ править ]

Формирование проставки включает нанесение слоя на предварительно сформированные элементы, а затем обратное травление для формирования разделителей на боковых стенках этих элементов, называемых основными элементами. После удаления основных элементов распорки используются в качестве маски травления для определения канавок в нижележащем слое. Хотя контроль CD спейсера в целом отличный, CD траншеи может попадать в одну из двух популяций из-за двух возможностей быть расположенными там, где был расположен основной элемент, или в оставшемся зазоре. Это известно как «ходьба по полю». [46] Обычно шаг = CD сердечника + CD зазора + 2 * спейсер CD, но это не гарантирует CD сердечника = CD зазора. Для ФЕОЛБлагодаря таким функциям, как изоляция ворот или активной области (например, ребер), CD желоба не так важен, как CD с разделителями, и в этом случае формирование рисунка с разделителями на самом деле является предпочтительным подходом к созданию рисунка.

Когда используется самовыравнивающийся четырехкратный узор (SAQP), используется второй разделитель, который заменяет первый. В этом случае основной компакт-диск заменяется на основной компакт-диск - 2 * 2-й спейсерный компакт-диск, а компакт-диск с разрывом заменяется на компакт-диск с разрывом - 2 * 2-й спейсер-компакт. Таким образом, некоторые размеры элементов строго определены вторым разделительным компакт-диском, в то время как остальные размеры элементов определяются основным компакт-диском, шагом сердечника, а также первым и вторым разделительными компакт-дисками. Основной компакт-диск и шаг сердечника определяются традиционной литографией, в то время как промежуточные компакт-диски не зависят от литографии. На самом деле ожидается, что это будет иметь меньше вариаций, чем разделение высоты тона, когда дополнительная экспозиция определяет свой собственный CD, как напрямую, так и через наложение.

Линии с разделителями также требуют обрезки. Пятна разреза могут сместиться при экспонировании, что приведет к искажению концов линий или вторжению в соседние линии.

Литография EUV [ править ]

Литография в крайнем ультрафиолете (также известная как EUV или EUVL ) способна разрешить детали ниже 20 нм в традиционном стиле литографии. Однако трехмерная отражающая природа маски EUV приводит к новым аномалиям на изображении. Одна особая неприятность - это эффект двух полосок, когда пара идентичных полосообразных элементов не фокусируется одинаково. Одна особенность по существу находится в «тени» другой. Следовательно, эти две функции обычно имеют разные компакт-диски, которые изменяются посредством фокуса, и эти функции также меняют положение посредством фокуса. [47] [48] [49] Этот эффект может быть аналогичен тому, что может возникнуть при разделении основного тона. Смежный вопрос - это различие наилучшего фокуса между особенностями разных звуков.[50]

EUV также имеет проблемы с надежной печатью всех функций в большом количестве; некоторые контакты могут полностью отсутствовать или линии замкнуты. Они известны как ошибки стохастической печати. [51] [52] Уровень дефекта составляет порядка 1K / мм 2 . [53]

Зазор между наконечником и наконечником трудно контролировать для EUV, в основном из-за ограничения освещения. [54] Отдельная экспозиция для линий разреза предпочтительна.

Маски с ослабленным фазовым сдвигом использовались в производстве для узла 90 нм для адекватных окон фокусировки для контактов с произвольным шагом с длиной волны ArF-лазера (193 нм), [55] [56], тогда как это улучшение разрешения недоступно для EUV. [57] [58]

Сравнение с предыдущими узлами [ править ]

Из-за этих проблем 7 нм создает беспрецедентную сложность формирования паттерна в конце линии (BEOL). В предыдущем крупномасштабном долговечном литейном узле (Samsung 10 нм, TSMC 16 нм) использовалось разделение шага для более плотных металлических слоев. [59] [60] [61]

Время цикла: погружение против EUV [ править ]

ПроцессПогружение (≥ 275 WPH) [62]EUV (1500 пластин в день) [63]
Слой с одним рисунком:
завершение за 1 день погружением		6000 вафель / день1500 вафель / день
Слой с двойным рисунком:
завершение погружением в 2 дня		6000 вафель / 2 дня3000 вафель / 2 дня
Слой с тройным узором:
завершение погружением за 3 дня		6000 вафель / 3 дня4500 вафель / 3 дня
Quad -patterned слой:
4 дня завершения путем погружения		6000 вафель / 4 дня6000 вафель / 4 дня

Из-за того, что в настоящее время инструменты погружения работают быстрее, на большинстве слоев все еще используется множественный узор. На слоях, требующих иммерсионного четырехугольного рисунка, производительность завершения слоя с помощью EUV сопоставима. На других слоях погружение было бы более продуктивным при завершении слоя даже с несколькими шаблонами.

Технологические узлы 7 нм и предложения процессов [ править ]

Именование технологических узлов различными крупными производителями (TSMC, Intel, Samsung, GlobalFoundries) частично обусловлено маркетингом и не связано напрямую с каким-либо измеряемым расстоянием на кристалле - например, 7-нм узел TSMC по некоторым ключевым параметрам аналогичен узлу Intel 10. узел нм (см. плотность транзистора, шаг затвора и шаг металла в следующей таблице). Тем не менее, по состоянию на 2017 год технологическая гонка за максимальную плотность все еще была конкурентной между основными игроками, при этом TSMC, Samsung и Intel занимали лидирующие позиции в период с 2016 по 2017 год, если судить по наименьшему размеру функций на кристалле. [64] [65]

Поскольку реализация EUV на 7 нм все еще ограничена, использование нескольких шаблонов все еще играет важную роль в стоимости и доходности; EUV добавляет дополнительные соображения. Разрешение для большинства критических слоев по-прежнему определяется несколькими рисунками. Например, для 7-нанометрового сенсора Samsung, даже при использовании слоев с шагом 36 нм с единым узором EUV, слои с шагом 44 нм все равно будут иметь четверной узор. [66]

TSMC N7FF [67]Samsung 7LPP [68] [69]Intel 10 нмTSMC N7P («2-е поколение 7 нм») [30]TSMC N7FF + [70]TSMC N6
Плотность транзистора (MTr / мм 2 )96,5 [71]95,3 (7LPE) [72]
81,07 (57PP)
85,57 (54PP) [73]
100,76 [74]такой же, как N7FF113,9 [71]114,2 [28]
Размер битовой ячейки SRAM0,027 мкм 2 [75]0,0262 мкм 2 [75]0,0312 мкм 2такой же, как N7FFНеизвестныйНеизвестный
Шаг затвора транзистора54 нм54 нм54 нмтакой же, как N7FFНеизвестныйНеизвестный
Шаг ребра транзистораНеизвестный27 нм34 нмтакой же, как N7FFНеизвестныйНеизвестный
Высота ребра транзистораНеизвестныйНеизвестный53 нмНеизвестныйНеизвестныйНеизвестный
Минимальный (металлический) шаг40 нм46 нм36 нмтакой же, как N7FF<40 нмНеизвестный
Реализация EUVНет, вместо этого используется самовыравнивающийся четырехугольный узор ( SAQP )Металл с шагом 36 нм; [66]
20% от общего набора слоев		Никто. В значительной степени полагался на SAQPНикто4 слоя5 слоев
Выход пластин с ограничением EUVНет данных1500 вафель / день [63]Нет данныхНет данных~ 1000 вафель / день [76]Неизвестный
Мультипаттернинг
(≥ 2 масок на слое)		Контакты / переходные отверстия Fins
Gate
(с четырехугольным рисунком) [77]
10 наименьших металлических слоев		Переходные отверстия Fins
Gate
(с двойным рисунком) [78]
Металл 1 (с тройным рисунком) [78]
Металл с шагом 44 нм (с четырехканальным рисунком) [66]		То же, что и 7FFТо же, что и 7FF, с уменьшением на 4 слоя EUVТо же, что и 7FF, с уменьшением на 5 слоев EUV
Статус выпускаПроизводство с риском 2017 г. Производство в
2018 г. [1]		Производство 2018Производство 2019 [79]Производство 2019Производство с риском в 2018 г. [1]
Производство в 2019 г.		2020 производство

7-нм процесс 7LP (Leading Performance) от GlobalFoundries обеспечил бы на 40% более высокую производительность или на 60% + более низкую мощность при двукратном масштабировании плотности и при более низкой стоимости кристалла на 30-45% по сравнению с 14-нм техпроцессом. Контактный поли шаг (CPP) должен был бы составлять 56 нм, а минимальный шаг металла (MMP) был бы 40 нм, полученный с помощью самовыравнивающегося двойного рисунка (SADP). Ячейка SRAM 6T имела бы размер 0,269 квадратных микрона. GlobalFoundries планировала в конечном итоге использовать литографию EUV в усовершенствованном процессе под названием 7LP +. [80] GlobalFoundries позже прекратила разработку всех 7-нм и последующих процессов.

Intel не раскрывает подробностей о своем 7-нм процессе, но его плотность транзисторов оценивается примерно в 202–250 миллионов транзисторов на квадратный миллиметр. [81] По состоянию на 2020 год Intel испытывает проблемы со своим 7-нм техпроцессом до точки аутсорсинга производства графических процессоров Ponte Vecchio. [82] [83] Процесс производства Intel неоднократно задерживался, и теперь массовое производство ожидается в 2023 году. [84]

Управление правилами проектирования 7 нм в массовом производстве [ править ]

Формирование металлического рисунка 7 нм, которое в настоящее время практикуется TSMC, включает в себя линии самовыравнивающегося двойного рисунка (SADP) с надрезами, вставленными в ячейку на отдельной маске по мере необходимости для уменьшения высоты ячейки. [85] Однако самовыравнивающийся четырехугольный узор (SAQP) используется для формирования плавника, наиболее важного фактора производительности. [86] Проверки правил проектирования также позволяют избежать формирования множественного рисунка и обеспечивают достаточно зазоров для разрезов, при которых требуется только одна маска для разрезов. [86]

Ссылки [ править ]

  1. ^ a b c d e «Технология 7 нм» . TSMC . Проверено 30 июня 2019 года .
  2. ^ a b TSMC наращивает производство 7-нм чипов Моника Чен, Синьчжу; Джесси Шен, DIGITIMES пятница, 22 июня 2018 г.
  3. ^ «Процессор Apple A12 Bionic для нового iPhone XS опережает отрасль, переходящую на технологию производства 7-нм чипов» . CNET . 12 сентября 2018 . Проверено 16 сентября 2018 года .
  4. ^ «Apple A12 Bionic - первый 7-нанометровый чип для смартфонов» . Engadget . Проверено 20 сентября 2018 года .
  5. Рианна Смит, Райан (26 июля 2018 г.). Процессоры EPYC AMD "Rome" будут восхищены TSMC " . AnandTech . Проверено 18 июня 2019 года .
  6. ^ "Нет больше нанометров - EEJournal" .
  7. ^ Шукла, Priyank. «Краткая история эволюции технологических узлов» . design-reuse.com . Проверено 9 июля 2019 года .
  8. ^ Хруска, Джоэл. «14нм, 7нм, 5нм: насколько низко может работать CMOS? Это зависит от того, спросите вы инженеров или экономистов…» . ExtremeTech .
  9. ^ «Эксклюзив: действительно ли Intel начинает терять лидерство в технологическом процессе? Выпуск 7-нм узла запланирован на 2022 год» . wccftech.com . 10 сентября 2016 г.
  10. ^ «Жизнь на 10 нм. (Или 7 нм?) И 3 нм - взгляды на передовые кремниевые платформы» . eejournal.com . 12 марта 2018.
  11. ^ "IBM заявляет, что самый маленький кремниевый транзистор в мире - TheINQUIRER" . Theinquirer.net . 9 декабря 2002 . Проверено 7 декабря 2017 года .
  12. ^ Дорис, Брюс Б .; Dokumaci, Omer H .; Ieong, Meikei K .; Мокута, Анда; Чжан, Инь; Канарский, Томас С .; Рой, РА (декабрь 2002 г.). «Экстремальное масштабирование с помощью сверхтонких полевых МОП-транзисторов с кремниевым каналом». Дайджест. Международная конференция по электронным устройствам : 267–270. DOI : 10.1109 / IEDM.2002.1175829 . ISBN 0-7803-7462-2.
  13. ^ "NEC производит самый маленький транзистор в мире" . Thefreelibrary.com . Проверено 7 декабря 2017 года .
  14. ^ Вакабаяши, Хитоси; Ямагами, Шигехару; Икэдзава, Нобуюки; Огура, Ацуши; Нарихиро, Мицуру; Arai, K .; Ochiai, Y .; Takeuchi, K .; Ямамото, Т .; Могами, Т. (декабрь 2003 г.). «Планарно-объемные КМОП-устройства размером менее 10 нм с контролем бокового перехода». IEEE International Electron Devices Meeting 2003 : 20.7.1–20.7.3. DOI : 10.1109 / IEDM.2003.1269446 . ISBN 0-7803-7872-5.
  15. ^ Дигнан, Ларри. «IBM Research создает функциональный 7-нм процессор» . ZDNet .
  16. ^ Markoff, Джон (9 июля 2015). «IBM раскрывает рабочую версию чипа гораздо большей емкости» - через NYTimes.com.
  17. ^ «Помимо кремния: IBM представляет первый в мире 7-нм чип - Ars Technica» . arstechnica.com .
  18. ^ «Семь достижений для микросхем, превышающих 7 нм» . Блог исследований IBM . 27 февраля 2017 года.
  19. ^ Чанг, J .; Chen, Y .; Чан, Вт .; Singh, SP; Cheng, H .; Fujiwara, H .; Lin, J .; Связь.; Hung, J .; Lee, R .; Ляо, Х. (февраль 2017 г.). "12.1 7-нм 256 Мб SRAM в технологии FinFET с металлическим затвором high-k со схемой поддержки записи для приложений с низким VMIN" . Международная конференция по твердотельным схемам (ISSCC) IEEE 2017 : 206–207. DOI : 10.1109 / ISSCC.2017.7870333 .
  20. ↑ Приход, Кевин (20 апреля 2016 г.). «Осторожно, Intel и Samsung: TSMC готовится к выпуску 7-нм процессоров с пробным выпуском» . www.digitaltrends.com .
  21. ^ "Советы TSMC 7+, 12, 22-нм узлы | EE Times" . EETimes . Проверено 17 марта 2017 года .
  22. ↑ Шилов, Антон (5 мая 2017 г.), «Дорожные карты Samsung и TSMC: добавление 8 и 6 нм, рассмотрение 22ULP и 12FFC» , www.anandtech.com , стр. 2
  23. ^ «GLOBALFOUNDRIES предоставит передовые отраслевые предложения технологии 7 нм FinFET» (пресс-релиз). 15 сентября 2016 . Проверено 8 апреля 2017 года .
  24. ^ «Intel поддерживает американские инновации, вложив 7 миллиардов долларов в производство полупроводников нового поколения в Аризоне» . Отдел новостей Intel .
  25. ^ https://www.bloomberg.com/news/articles/2018-05-22/samsung-says-new-7-nanometer-chip-production-starting-this-year Samsung заявляет, что с этого начинается производство новых 7-нанометровых чипов Год
  26. ^ https://www.engadget.com/2018/08/28/global-foundries-stops-7-nanometer-chip-production/ Крупный поставщик чипов AMD больше не будет производить чипы следующего поколения
  27. ^ a b Расшифровка телефонной конференции TSMC за 4 квартал 2018 г., 17 января 2019 г.
  28. ^ a b Шор, Дэвид (16 апреля 2019 г.). «TSMC объявляет о 6-нанометровом процессе» . WikiChip Fuse . Проверено 31 мая 2019 года .
  29. ↑ Шилов, Антон. «TSMC: большинство клиентов с 7-нм техпроцессом перейдут на 6-нм» . anandtech.com . Проверено 31 мая 2019 года .
  30. ^ a b Шор, Дэвид (28 июля 2019 г.). «TSMC говорит о 7-нм, 5-нм, ресурсах, технологиях нового поколения для 5G и HPC» . WikiChip Fuse . Проверено 13 сентября 2019 года .
  31. ↑ CC Wei, стенограмма телеконференции TSMC за 1 квартал 2019 г. (18 апреля).
  32. ^ "Блюда AMD по архитектуре Zen 3 и Zen 4, Дорожная карта Милана и Генуи" . Оборудование Тома . 5 октября 2019 года . Проверено 8 октября 2019 года .
  33. ^ "Технология TSMC N7 + - это первый процесс EUV, доставляющий продукты клиентов на рынок в больших объемах | Planet 3DNow!" (на немецком языке) . Проверено 8 октября 2019 года .
  34. ^ «Расширяя границы для процессоров и графических процессоров, AMD демонстрирует лидерство в продуктах следующего поколения Ryzen, Radeon и EPYC на Computex 2018» (пресс-релиз). 5 июня 2018 г.
  35. ↑ Мартин, Дилан (23 августа 2018 г.). «Технический директор AMD:« Мы пошли ва-банк »на 7-нм процессоры» . CRN .
  36. ^ «Apple анонсирует« iPhone Xs »и« iPhone Xs Max »с золотым цветом, более быстрой идентификацией лица и многим другим» .
  37. ^ «Apple представляет 7-нм процессор A12 Bionic для iPhone XS» . Оборудование Тома . 12 сентября 2018 . Проверено 12 сентября 2018 года .
  38. ^ "Apple проводит Ars через систему A12X iPad Pro на чипе" . Ars Technica . Проверено 18 ноября 2018 года .
  39. ^ Катресс, Ян. «Технический саммит Qualcomm, день 1: объявление о партнерстве 5G и Snapdragon 855» . anandtech.com . Проверено 31 мая 2019 года .
  40. ^ Frumusanu, Андрей. «Lenovo первой представила телефон Snapdragon 855 с анонсом Z5 Pro GT» . anandtech.com . Проверено 31 мая 2019 года .
  41. ^ MediaTek. «МедиаТек 5G» . i.mediatek.com . Проверено 31 мая 2019 года .
  42. ^ «Samsung анонсирует Exynos 9825 перед запуском Galaxy Note 10» . xda-developers . 7 августа 2019 . Проверено 13 сентября 2019 года .
  43. ^ Катресс, доктор Ян. «Huawei анонсирует Kirin 990 и Kirin 990 5G: подход с двумя SoC, интегрированный модем 5G» . anandtech.com . Проверено 13 сентября 2019 года .
  44. ^ a b «IBM представляет процессор IBM POWER10 нового поколения» . newsroom.ibm.com . 17 августа 2020 . Проверено 17 августа 2020 года .
  45. ^ https://www.extremetech.com/computing/314204-tsmc-plots-an-aggressive-course-for-3nm-lithography-and-beyond
  46. ^ MJ Maslow et al., Proc. SPIE 10587, 1058704 (2018).
  47. ^ "IMEC EUVL 2018 Workshop" (PDF) .
  48. ↑ Y. Nakajima et al., Симпозиум EUVL 2007, Саппоро.
  49. ^ L. de Winter et al., Proc. SPIE 9661, 96610A (2015).
  50. ↑ M. Burkhardt и A. Raghunathan, Proc. SPIE 9422, 94220X (2015).
  51. ^ П. Де Бишоп и Э. Хендрикс, Proc. SPIE 10583, 105831K (2018).
  52. ^ "Стохастическая долина смерти EUV" . linkedin.com .
  53. ^ S. Larivière et al., Proc. SPIE 10583, 105830U (2018).
  54. ^ E. van Setten et al., Proc. SPIE 9661. 96610G (2015).
  55. ^ CH. Chang et al., Proc. SPIE 5377, 902 (2004).
  56. ^ Т. Девуивр и др., MTDT 2002.
  57. ^ СС. Yu et al., Proc. SPIE 8679, 86791L (2013).
  58. ^ A. Erdmann et al., Proc. SPIE 10583, 1058312 (2018).
  59. ^ Jeong, WC; Ан, JH; Bang, YS; Юн, Ю.С.; Чой, JY; Kim, YC; Paek, SW; Ahn, SW; Kim, BS; Песня, TJ; Юнг, JH; Do, JH; Lim, SM; Чо, Х.-; Ли, JH; Ким, DW; Канг, SB; Ку, Ж.-; Квон, SD; Юнг, С.-; Юн, Дж.С. (23 июня 2017 г.). «10 нм технология BEOL 2-го поколения с оптимизированным освещением и LELELELE». Симпозиум 2017 г. по технологии СБИС . стр. T144 – T145. DOI : 10.23919 / VLSIT.2017.7998156 . ISBN 978-4-86348-605-8 - через IEEE Xplore.
  60. ^ «Симпозиум TSMC:« 10 нм готово для начала проектирования уже сейчас »- Отраслевые исследования - Блоги Cadence - Сообщество Cadence» . community.cadence.com .
  61. ^ Wu, S .; Lin, CY; Чанг, MC; Liaw, JJ; Cheng, JY; Ян, Ш; Liang, M .; Мияшита, Т .; Цай, Швейцария; Сюй, Британская Колумбия; Чен, HY; Ямамото, Т .; Chang, SY; Чанг, ВС; Чанг, Швейцария; Чен, JH; Чен, ВЧ; Тинг, KC; Wu, YK; Пан, KH; Цуй, РФ; Yao, CH; Чанг, PR; Lien, HM; Ли, TL; Ли, HM; Chang, W .; Чанг, Т .; Chen, R .; Ага, М .; Chen, CC; Чиу, YH; Чен, YH; Хуанг, ХК; Лу, YC; Чанг, CW; Цай, MH; Лю, CC; Chen, KS; Kuo, CC; Lin, HT; Jang, SM; Ку Ю. (23 декабря 2013 г.). «16-нм технология FinFET CMOS для мобильных SoC и вычислительных приложений». 2013 IEEE International Meeting Electron Devices . С. 9.1.1–9.1.4. DOI : 10.1109 / IEDM.2013.6724591 . ISBN 978-1-4799-2306-9 - через IEEE Xplore.
  62. ^ «Продукция и услуги - Поставка полупроводниковой промышленности» . asml.com .
  63. ^ a b «Чипы Samsung Ramps 7 нм EUV» . EETimes . 17 октября 2018 г.
  64. ^ Меррит, Рик (16 января 2017), "15 Мнения Саммит Silicon" , www.eetimes.com
  65. ^ Хилл, Брэндон (28 марта 2017 г.). «Intel подробно описывает усовершенствованный 10-нанометровый узел FinFET от Cannonlake, заявляя о полном опережении конкурентов» . HotHardware .
  66. ^ a b c J. Kim et al., Proc. SPIE 10962, 1096204 (2019).
  67. ^ IEDM 2016
  68. ^ «VLSI 2018: Samsung 2-го поколения 7-нм, EUV переходит на HVM» . 4 августа 2018.
  69. ^ "Samsung Electronics начинает производство 7-нм технологического процесса LPP на основе EUV" . news.samsung.com .
  70. ^ «TSMC отправляет фотон в облако» . EETimes . 4 октября 2018 г.
  71. ^ a b Джонс, Скоттен (3 мая 2019 г.). «Сравнение 5 нм TSMC и Samsung» . Семивики . Проверено 30 июля 2019 года .
  72. ^ Nenni, Daniel (2 января 2019). «Обновление Samsung против TSMC 7 нм» . Семивики . Проверено 6 июля 2019 года .
  73. ^ Шор, Дэвид (28 октября 2018). «Samsung 7nm начинает производство рисков, обсуждает дорожную карту, ускорители масштабирования и экосистему ARM» . WikiChip Fuse . Проверено 31 мая 2019 года .
  74. ^ Шор, Дэвид (15 июня 2018). «Взгляните на 10-нм стандартную ячейку Intel, как сообщает TechInsights по i3-8121U, и обнаруживает рутений» . WikiChip Fuse . Проверено 31 мая 2019 года .
  75. ^ a b «VLSI 2018: Samsung 2-го поколения, 7 нм, EUV Goes HVM» . WikiChip Fuse . 4 августа 2018 . Проверено 31 мая 2019 года .
  76. ^ «Расшифровка телефонного разговора TSMC за 1 квартал 2018 г., стр.12» (PDF) .
  77. ^ Диллинджер, Том. «10 лучших обновлений технологического симпозиума TSMC, часть II» .
  78. ^ a b W. C. Jeong et al., VLSI Technology 2017.
  79. ^ https://www.theverge.com/platform/amp/2019/8/1/20748224/intel-first-10nm-ice-lake-11-cpu-processor-laptop-decoder-ring
  80. ^ https://semiwiki.com/semiconductor-manufacturers/globalfoundries/6879-exclusive-globalfoundries-discloses-7nm-process-detail/
  81. ^ https://en.wikichip.org/wiki/7_nm_lithography_process#Intel
  82. ^ https://www.allaboutcircuits.com/news/intels-7nm-process-six-months-behind-schedule/
  83. ^ https://arstechnica.com/gadgets/2020/07/as-7nm-schedule-continues-slipping-intel-contemplates-3rd-party-fabs/
  84. ^ https://www.pcmag.com/news/intel-sorry-but-our-7nm-chips-will-be-delayed-to-2022-2023
  85. ^ https://en.wikichip.org/wiki/7_nm_lithography_process
  86. ^ a b «Эвристический подход к исправлению нарушений проверки правил проектирования (DRC) в проектах ASIC @ 7-нм технология FinFET» . Дизайн и повторное использование .

Внешние ссылки [ править ]

  • Процесс литографии 7 нм


Предшествует
10 нм		 Процесс изготовления полупроводниковых устройств MOSFETУспешно на
5 нм