Задержка нечувствительных цепи представляют собой тип асинхронной схемы , которая выполняет цифровую логическую операцию часто в пределах вычислительной микросхемы процессора. Вместо использования тактовых сигналов или других глобальных сигналов управления последовательность вычислений в нечувствительной к задержке схеме определяется потоком данных.
Данные передаются от одного элемента схемы к другому с использованием «рукопожатий» или последовательностей переходов напряжения, чтобы указать готовность к приему данных или готовность предоставить данные. Как правило, входы схемного модуля будут указывать на свою готовность к приему, которая будет «подтверждена» подключенным выходом путем отправки данных (закодированных таким образом, что получатель может определить достоверность напрямую [1] ), и как только эти данные был благополучно получен, получатель явно подтвердит это, позволяя отправителю удалить данные, тем самым завершая рукопожатие и разрешая передачу другого элемента данных.
В нечувствительной к задержке схеме, следовательно, нет необходимости предоставлять тактовый сигнал для определения времени начала вычисления. Вместо этого поступление данных на вход подсхемы запускает вычисление. Следовательно, следующее вычисление может быть инициировано немедленно, когда результат первого вычисления будет завершен.
Основным преимуществом таких схем является их способность оптимизировать обработку действий, которые могут занимать произвольные периоды времени в зависимости от данных или запрошенной функции. Примером процесса с переменным временем завершения может быть математическое разделение или восстановление данных, если такие данные могут находиться в кэше .
Класс Delay-Insensitive (DI) - самый надежный из всех моделей задержки асинхронных цепей . Не делает никаких предположений о задержке проводов или ворот. В этой модели все переходы на воротах или проводах должны быть подтверждены перед повторным переходом. Это условие предотвращает появление невидимых переходов. В схемах DI любой переход на входе в вентиль должен быть виден на выходе логического элемента, прежде чем будет разрешен последующий переход на этом входе. Это приводит к тому, что некоторые входные состояния или последовательности становятся незаконными. Например, логические элементы ИЛИ никогда не должны переходить в состояние, в котором оба входа равны одному, поскольку вход и выход из этого состояния не будут видны на выходе элемента. Хотя эта модель очень надежна, практические схемы невозможны из-за отсутствия выражаемых условных выражений в схемах DI. [2] Вместо этого квази-нечувствительная к задержкам модель является наименьшей компромиссной моделью, но способной генерировать полезные вычислительные схемы. По этой причине схемы часто ошибочно называют нечувствительными к задержке, если они квази-нечувствительны к задержкам.
Смотрите также
Рекомендации
- ^ Verhoeff, Том (январь 1987). «Коды, нечувствительные к задержке - Обзор» .
- ^ Мартин, Ален. «Ограничения нечувствительности к задержкам в асинхронных схемах» (PDF) .
Внешние ссылки
- "Коды, нечувствительные к задержке - Обзор" Тома Верхоффа
- "TITAC: Дизайн квазинечувствительного к задержкам микропроцессора" Такаши Нанья и др. 1994 г.
- "Предложение квази-нечувствительной к задержкам шины для асинхронных систем" Педро А. Молина и Питер Ю.К. Чунг, 1997 г.
- «Квази-нечувствительные к задержкам схемы являются полными по Тьюрингу» Манохара, Раджита и Мартина, Алена Дж. (1995)
- "EDIS, Энциклопедия нечувствительных к задержкам систем" под редакцией Тома Верхоффа