Из Википедии, свободной энциклопедии
Перейти к навигации Перейти к поиску

В широком масштабе параллельный массив процессор , известный также как массив процессора Многоцелевой ( МППА ) представляет собой тип интегральной схемы , которая имеет в широком масштабе параллельный массив сотен или тысяч процессоров и RAM памяти. Эти процессоры передают работу друг другу через реконфигурируемое соединение каналов . Используя большое количество параллельно работающих процессоров, микросхема MPPA может выполнять более сложные задачи, чем обычные микросхемы. MPPA основаны на программной модели параллельного программирования для разработки высокопроизводительных встроенных систем. Приложения.

Архитектура [ править ]

MPPA - это архитектура MIMD (несколько потоков инструкций, несколько данных) с распределенной памятью, доступной локально, а не глобальной. Каждый процессор строго инкапсулирован и имеет доступ только к своему собственному коду и памяти. Двухточечная связь между процессорами напрямую реализуется в конфигурируемом межсоединении. [1]

Массивный параллелизм MPPA и его архитектура MIMD с распределенной памятью отличает его от многоядерных и многоядерных архитектур, которые имеют меньше процессоров и SMP или другую архитектуру с общей памятью , в основном предназначенную для вычислений общего назначения. Он также отличается от GPGPU с архитектурой SIMD , используемых для приложений HPC . [2]

Программирование [ править ]

Приложение MPPA разрабатывается в виде иерархической блок-схемы или рабочего процесса , основные объекты которого выполняются параллельно, каждый на своем собственном процессоре. Точно так же большие объекты данных могут быть разбиты и распределены в локальную память с параллельным доступом. Объекты общаются по параллельной структуре выделенных каналов. Цель состоит в том, чтобы максимизировать совокупную пропускную способность при минимизации локальной задержки, оптимизации производительности и эффективности. An МППА в модель вычислений аналогична сети Kahn процесса или сообщающихся последовательных процессов (CSP). [3]

Приложения [ править ]

ПМСГ - УО используются в высокопроизводительных встроенных систем и аппаратного ускорения от настольных компьютеров и серверных приложений, таких как сжатие видео , [4] [5] обработки изображений , [6] медицинских изображений , обработка сети , программное обеспечение , определяемого устройства радиосвязи и других интенсивных вычислений потоковые мультимедийные приложения, которые иначе использовали бы микросхемы FPGA , DSP и / или ASIC .

Примеры [ править ]

MPPA, разработанные компаниями, включают те, которые разработаны в: Aspex (Ericsson) , Ambric , PicoChip , Intel , [7] IntellaSys , GreenArrays , ASOCS , Tilera , Kalray , Coherent Logix , Tabula и Adapteva .

Изготовленные MPPA, разработанные в университетах, включают: массивы с 36-ядерным [8] и 167-ядерным [9] асинхронным массивом простых процессоров (AsAP) Калифорнийского университета в Дэвисе , 16-ядерный RAW [10] от MIT и 16-ядерный массив простых процессоров. core [11] и 24-core [12] массивы от Университета Фудань .

Китайский проект Sunway разработал свой собственный 260-ядерный многоядерный чип SW26010 для суперкомпьютера TaihuLight , который на 2016 год является самым быстрым суперкомпьютером в мире. [13] [14]

См. Также [ править ]

  • Manycore
  • AI-ускоритель
  • Асинхронный массив простых процессоров
  • SW26010
  • Coherent Logix - платформа HyperX


Ссылки [ править ]

  1. ↑ Майк Баттс, «Синхронизация посредством обмена данными в массиве параллельных процессоров», IEEE Micro, vol. 27, нет. 5 сентября / октябрь 2007 г., IEEE Computer Society
  2. ^ Майк Баттс, «Многоядерные и массово параллельные платформы и масштабируемость по закону Мура», Труды конференции по встроенным системам - Кремниевая долина, апрель 2008 г.
  3. ^ Майк Баттс, Брэд Budlong, Пол Вассон, Эд Уайт, «Реконфигурируемые работы ферм на массивнопараллельных процессоров Array», Труды FCCM , апрель 2008, IEEE Computer Society
  4. ^ Лоран Бонетто, «Массивы массивно-параллельной обработки (MPPA) для встроенного HD-видео и изображений (Часть 1)», Video / Imaging DesignLine, 16 мая 2008 г. http://www.eetimes.com/document.asp?doc_id=1273823
  5. ^ Лоран Бонетто, «Массивы массивно-параллельной обработки (MPPA) для встроенного HD-видео и изображений (часть 2)», Video / Imaging DesignLine, 18 июля 2008 г. http://www.eetimes.com/document.asp?doc_id=1273830
  6. ^ Пол Чен, «Обработка многомодовых датчиков с использованием массивов массивов параллельных процессоров (MPPA)», Programmable Logic DesignLine, 18 марта 2008 г. http://www.pldesignline.com/howto/206904379
  7. ^ Вангал, Шрирам Р., Джейсон Ховард, Грегори Рул, Саураб Дигхе, Ховард Уилсон, Джеймс Чанц, Дэвид Финан и др. «80-элементный процессор с производительностью менее 100 Вт в терафлопсах в 65-нм CMOS». Твердотельные схемы, IEEE Journal of 43, no. 1 (2008): 29-41.
  8. ^ Ю, Zhiyi, Майкл Meeuwsen, Райан Apperson, Омар Sattari, Майкл Лай, Джереми Уэбб, Эрик Работа, Tinoosh Mohsenin, Mandeep Сингх и Беван Баас. «Асинхронный массив простых процессоров для приложений DSP». На Международной конференции по твердотельным схемам IEEE (ISSCC'06), т. 49, с. 428-429. 2006 г.
  9. ^ Чыонг, Дин, Уэйн Cheng, Tinoosh Mohsenin, Zhiyi Ю., Тони Jacobson, Gouri Landge, Майкл Meeuwsenдр. «Вычислительная платформа на 167 процессоров, 65 нм, с динамическим напряжением питания для каждого процессора и динамическим масштабированием тактовой частоты». В симпозиуме по схемам СБИС, стр. 22-23. 2008 г.
  10. ^ Майкл Бедфорд Тейлор, Джейсон Ким, Джейсон Миллер, Дэвид Вентцлафф, Фэй Годрат, Бен Гринвальд, Генри Хоффманн, Пол Джонсон, Уолтер Ли, Арвинд Сараф, Натан Шнидман, Фолькер Стрампен, Саман Амарасингхе и Анант Агарвал, "16-выпуск микропроцессор с несколькими программными счетчиками и двухточечной скалярной сетью операндов, "Труды Международной конференции по твердотельным схемам IEEE, февраль 2003 г."
  11. ↑ Yu, Zhiyi, Kaidi You, Ruijin Xiao, Heng Quan, Peng Ou, Yan Ying, Haofan Yang и Xiaoyang Zeng. «16-ядерный процессор с тактовой частотой 800 МГц и мощностью 320 мВт с механизмами обмена сообщениями и совместной памятью». В сборнике технических документов конференции по твердотельным схемам (ISSCC), 2012 IEEE International, стр. 64-66. IEEE, 2012.
  12. ^ Оу, Пэн, Цзяцзе Чжан, Хэн Цюань, Ли Ли, Маофэй Хэ, Чжэн Ю, Сюэцю Ю и др. «24-ядерный процессор с технологией 65 нм 39GOPS / W с двухуровневой сетью на кристалле с коммутацией каналов 11 Тбит / с / Вт с пакетным управлением и неоднородным исполнительным массивом». In Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2013 IEEE International, стр. 56-57. IEEE, 2013.
  13. ^ Dongarra, Джек (20 июня 2016). «Отчет о системе Sunway TaihuLight» (PDF) . www.netlib.org . Проверено 20 июня, 2016 .
  14. ^ Фу, Хаохуань; Ляо, Цзюньфэн; Ян, Цзиньчжэ; и другие. (2016). «Суперкомпьютер Sunway TaihuLight: система и приложения» . Sci. China Inf. Sci . DOI : 10.1007 / s11432-016-5588-7 . Проверено 22 июня 2016 .