IBM A2 — это многоядерное и многопоточное 64-битное процессорное ядро Power ISA с открытым исходным кодом , разработанное IBM с использованием спецификации Power ISA v.2.06 . Версии процессоров на базе ядра A2 варьируются от 2,3- ГГц версии с 16 ядрами, потребляющей 65 Вт , до менее мощной, четырехъядерной версии, потребляющей 20 Вт при 1,4 ГГц.
Ядро A2 — это процессорное ядро, предназначенное для индивидуальной настройки и встроенного использования в системе на чип-устройствах. Оно было разработано на базе процессоров игровых консолей IBM , процессора Xbox 360 и процессора Cell для PlayStation 3 . [1]
A2I — это четырехпоточное одновременное многопоточное ядро, которое реализует спецификацию встроенной платформы 64-битной Power ISA v.2.06 Book III-E [2] с поддержкой функций встроенного гипервизора . Он был разработан для реализаций с большим количеством ядер и ориентирован на высокую пропускную способность и множество одновременных потоков. A2I был написан на VHDL . [3]
Ядро имеет 4 × 32 64-битных регистра общего назначения (GPR) с полной поддержкой прямого и обратного порядка байтов, кэш инструкций и данных размером 16 КБ + 16 КБ, а также поддерживает четырехстороннюю многопоточность.
Он имеет блок точного прогнозирования ветвей (BPU) с восемью таблицами истории ветвей по 1024 записи. Кэш L1 представляет собой 8-канальный ассоциативный кеш данных объемом 16 КБ и 4-канальный ассоциативный кеш инструкций объемом 16 КБ. Он выполняет простой упорядоченный конвейер, способный выдавать две инструкции за цикл; один к 6-ступенчатому арифметико-логическому устройству (ALU) и один к дополнительному вспомогательному исполнительному блоку (AXU).
Он включает в себя блок управления памятью, но не имеет блока с плавающей запятой (FPU). Такие возможности обрабатываются AXU, который поддерживает любое количество стандартизированных или настраиваемых макросов, таких как блоки с плавающей запятой, векторные блоки, DSP, медиа-ускорители и другие блоки с наборами команд и регистрами, не являющимися частью Power ISA. Ядро имеет блок системного интерфейса, используемый для подключения к другим ядрам кристалла, с 256-битным интерфейсом для записи данных и 128-битным интерфейсом для чтения инструкций и данных на полной скорости ядра.