Из Википедии, бесплатной энциклопедии
Перейти к навигации Перейти к поиску
SuperH (SH)
ДизайнерHitachi Ltd.
Биты32-бит (32 → 64)
Введено1990-е
ДизайнRISC
КодированиеSH2: 16-битные инструкции; SH2A и новее: смешанные 16- и 32-битные инструкции
Порядок байтовБи
ОткрытьДа, без лицензионных отчислений [1]

SuperH (или SH ) - это 32-разрядная архитектура набора команд (ISA) для вычислений с сокращенным набором команд (RISC ), разработанная Hitachi и в настоящее время производимая Renesas . Это реализовано микроконтроллерами и микропроцессорами для встраиваемых систем .

На момент своего появления SH2 отличался наличием 16-битных инструкций фиксированной длины, несмотря на 32-битную архитектуру. Это был новый подход: в то время ширина команд RISC-процессоров всегда определялась шириной архитектуры. Другими словами, 32-битные процессоры RISC всегда использовали фиксированные 32-битные инструкции.

Позже идея того, что сейчас называется сжатым набором инструкций [ необходима цитата ], была принята другими компаниями, наиболее ярким примером которых является ARM, которая лицензировала соответствующие патенты SuperH для создания набора инструкций Thumb .

По состоянию на 2015 год истекает срок действия многих оригинальных патентов на архитектуру SuperH, и ЦП SH2 был преобразован в аппаратное обеспечение с открытым исходным кодом под названием J2 .

История [ править ]

SH-2 на Sega 32X и Sega Saturn

Семейство процессорных ядер SuperH было впервые разработано Hitachi в начале 1990-х годов. Hitachi разработала полную группу ядер ЦП с восходящей совместимостью с набором команд . SH-1 и SH-2 использовались в Sega Saturn , Sega 32X и Capcom CPS-3 . [2] Эти ядра имеют 16-битные инструкции для лучшей плотности кода, чем 32-битные инструкции, что было большим преимуществом в то время из-за высокой стоимости основной памяти .

Несколько лет спустя ядро ​​SH-3 было добавлено к семейству процессоров SH; новые функции включали другую концепцию прерывания, блок управления памятью (MMU) и измененную концепцию кэширования. Ядро SH-3 также получило расширение DSP , которое тогда называлось SH-3-DSP. Благодаря расширенным трактам данных для эффективной обработки DSP, специальным накопителям и специализированному процессору DSP MAC- типа, это ядро ​​объединяло мир DSP и RISC-процессоров. Производная также использовалась с оригинальным сердечником SH-2.

С 1994 по 1996 год по всему миру было отгружено 35,1 миллиона устройств SuperH. [3]

Для Dreamcast , Hitachi разработала архитектуру SH-4. Суперскалярное (двухстороннее) выполнение инструкций и вектор с плавающей запятой (особенно подходящий для трехмерной графики ) были основными моментами этой архитектуры. Стандартные микросхемы на базе SH-4 были представлены примерно в 1998 году.

Архитектуры SH-3 и SH-4 поддерживают порядок байтов как с прямым порядком, так и с прямым порядком байтов (они являются двусторонними ).

Лицензирование [ править ]

Hitachi и STMicroelectronics начали сотрудничать еще в 1997 году в разработке SH-4. В начале 2001 года они сформировали IP-компанию SuperH, Inc., которая собиралась лицензировать ядро ​​SH-4 другим компаниям и разрабатывать архитектуру SH-5, первый шаг SuperH в 64-битную область. [4] [5] В 2003 году Hitachi и Mitsubishi Electric создали совместное предприятие под названием Renesas Technology , в котором Hitachi контролирует 55% акций. В 2004 году Renesas Technology купила долю собственности STMicroelectronics в SuperH Inc. и вместе с ней лицензию на ядра SH. [6]Позже Renesas Technology стала Renesas Electronics после слияния с NEC Electronics .

Конструкция SH-5 поддерживала два режима работы. Режим SHcompact эквивалентен командам пользовательского режима набора команд SH-4 . Режим SHmedia сильно отличается, в нем используются 32-битные инструкции с шестьюдесятью четырьмя 64-битными целочисленными регистрами и инструкции SIMD . В режиме SHmedia место назначения перехода (перехода) загружается в регистр перехода отдельно от фактической инструкции перехода. Это позволяет процессору выполнять предварительную выборку инструкций для перехода без необходимости отслеживать поток инструкций. Комбинация компактного 16-битного кодирования инструкций с более мощным 32-битным кодированием инструкций не уникальна для SH-5; Процессоры ARM имеют 16-битный Thumbрежим (ARM лицензировала несколько патентов SuperH для Thumb [7] ), а процессоры MIPS имеют режим MIPS-16. Однако SH-5 отличается тем, что его режим обратной совместимости - это 16-битная кодировка, а не 32-битная кодировка.

Последний этап эволюции произошел примерно в 2003 году, когда ядра от SH-2 до SH-4 были объединены в суперскалярное ядро ​​SH-X, которое сформировало своего рода надмножество набора команд предыдущих архитектур и добавило поддержку симметричной многопроцессорной обработки .

Постоянная доступность [ править ]

С 2010 года процессорные ядра, архитектура и продукты SuperH принадлежат Renesas Electronics, а архитектура консолидирована вокруг платформ SH-2, SH-2A, SH-3, SH-4 и SH-4A. Продукты System-on-Chip на базе микропроцессоров SH-3, SH-4 и SH-4A были впоследствии заменены более новыми поколениями, основанными на лицензионных ядрах ЦП от Arm Ltd. , при этом многие из существующих моделей все еще продаются и продаются до марта. До 2025 года в рамках Программы долговечности продукции Renesas. [8]

По состоянию на 2021 год, микроконтроллеры SH72xx на базе SH-2A продолжают продаваться компанией Renesas с гарантированной доступностью до февраля 2029 года, а также новые продукты, основанные на нескольких других архитектурах, включая Arm , RX и RH850 .

J Core [ править ]

Последний из патентов SH-2 истек в 2014 году. На LinuxCon Japan 2015 разработчики j-core представили чистую версию ISA SH-2 с расширениями (известную как «ядро J2» из-за не истекших товарных знаков ). [7] [9] Впоследствии на ELC 2016 было представлено пошаговое руководство по проектированию. [10]

Открытый источник BSD лицензию VHDL код для ядра J2 было доказано на Xilinx FPGAs и СБИС , изготовленных на TSMC «с 180 нм процесса, и способен к загрузке μClinux . [7] J2 обратно совместим с ISA с SH-2, реализован в виде 5-ступенчатого конвейера с отдельными интерфейсами памяти команд и данных, а также сгенерированным машиной декодером команд, поддерживающим плотно упакованный и сложный (по сравнению с другими RISC-машинами) ISA. Дополнительные инструкции легко добавить. J2 реализует инструкции для динамического сдвига (с использованием шаблонов инструкций SH-3 и более поздних версий), расширенных атомарных операций (используемых для потоковых примитивов) и блокировки / интерфейсов для поддержки симметричных многопроцессорных систем. Планы по внедрению наборов инструкций SH-2A (как «J2 +») и SH-4 (как «J4»), поскольку соответствующие патенты истекают в 2016-2017 годах. [7]

Некоторые особенности SuperH были названы мотивами для разработки новых ядер, основанных на этой архитектуре: [7]

  • Высокая плотность кода по сравнению с другими 32-разрядными RISC ISA, такими как ARM или MIPS [11], важна для производительности кэш-памяти и пропускной способности памяти.
  • Поддержка существующих компиляторов и операционных систем ( Linux , Windows Embedded , QNX [9] )
  • Чрезвычайно низкие затраты на изготовление ASIC теперь, когда истекает срок действия патентов (около 0,03 доллара США за двухъядерное ядро ​​J2 по 180-нм техпроцессу TSMC).
  • Реализация без патентов и лицензионных отчислений (лицензия BSD)
  • Полная и активная поддержка сообщества
  • Доступность недорогой платформы разработки оборудования для нулевых затрат на инструменты FPGA.
  • Инструменты генерации и интеграции RTL для ЦП и SoC, создание портативных RTL для FPGA и ASIC и документации
  • Чистый, современный дизайн с открытым исходным кодом, среда генерации, моделирования и проверки

Модели [ править ]

Процессор Hitachi SH-3

Семейство процессорных ядер SuperH включает:

  • SH-1 - используется в микроконтроллерах для глубоко встроенных приложений ( приводы компакт- дисков, основные устройства и т. Д.)
  • SH-2 - используется в микроконтроллерах с более высокими требованиями к производительности, также используется в автомобилях, таких как блоки управления двигателем или в сетевых приложениях, а также в игровых консолях, таких как Sega Saturn . SH-2 также нашел применение во многих системах управления автомобильными двигателями , включая Subaru , Mitsubishi и Mazda .
  • SH-2A - Ядро SH-2A является расширением ядра SH-2, включая несколько дополнительных инструкций, но, что наиболее важно, переход на суперскалярную архитектуру (она способна выполнять более одной инструкции за один цикл) и две пяти- сценические трубопроводы. Он также включает 15 банков регистров, чтобы обеспечить задержку прерывания в 6 тактовых циклов. Он также хорош в приложениях для управления двигателем, а также в мультимедиа, автомобильной аудиосистеме, трансмиссии, управлении автомобильным кузовом и автоматизации офисов + зданий
  • SH-DSP - изначально разработан для рынка мобильных телефонов , позже используется во многих потребительских приложениях, требующих производительности DSP для сжатия JPEG и т. Д.
  • SH-3 - используется для мобильных и портативных приложений, таких как Jornada , сильна в приложениях Windows CE и много лет работает на рынке автомобильных навигационных систем. Пещера CV1000 , похожий на Sega Naomi процессора аппаратного обеспечения, также использовали этот процессор. Музыкальные производственные единицы Korg Electribe EMX и ESX также используют SH-3. [12]
  • SH-3-DSP - используется в основном в мультимедийных терминалах и сетевых приложениях, а также в принтерах и факсах.
  • SH-4 - используется, когда требуется высокая производительность, например, автомобильные мультимедийные терминалы, игровые приставки или телевизионные приставки
  • SH-5 - используется в высокопроизводительных 64-битных мультимедийных приложениях
  • SH-X - основное ядро, используемое в различных вариантах (с / без DSP или FPU) в блоке управления двигателем, автомобильном мультимедийном оборудовании, приставках или мобильных телефонах.
  • SH-Mobile - процессор мобильных приложений SuperH; предназначен для разгрузки обработки приложений с LSI основной полосы частот

SH-2 [ править ]

Процессор Hitachi SH-2

SH-2 представляет собой 32-битную архитектуру RISC с 16-битной фиксированной длиной инструкции для высокой плотности кода, имеет аппаратный блок умножения-накопления (MAC) для алгоритмов DSP и имеет пятиступенчатый конвейер.

SH-2 имеет кэш-память на всех устройствах без ПЗУ .

Он предоставляет 16 регистров общего назначения, векторный базовый регистр, глобальный базовый регистр и регистр процедуры.

Сегодня семейство SH-2 простирается от 32 КБ встроенной флэш-памяти до устройств без ПЗУ. Он используется во множестве различных устройств с различными периферийными устройствами, такими как CAN, Ethernet, блок таймера управления двигателем, быстрый АЦП и другие.

SH-2A [ править ]

SH-2A - это обновление ядра SH-2, в которое добавлены 32-битные инструкции. Об этом было объявлено в начале 2006 года.

Новые функции ядра SH-2A включают:

  • Суперскалярная архитектура: выполнение 2 инструкций одновременно
  • Гарвардская архитектура
  • Два 5-ступенчатых трубопровода
  • Смешанные 16-битные и 32-битные инструкции
  • 15 банков регистров для реакции на прерывания за 6 циклов.
  • Дополнительный FPU

Семейство SH-2A сегодня охватывает широкую область памяти от 16 КБ до и включает в себя множество вариантов без ПЗУ. Устройства оснащены стандартными периферийными устройствами, такими как CAN , Ethernet , USB и др., А также периферийными устройствами для других приложений, такими как таймеры управления двигателями , контроллеры TFT и периферийные устройства, предназначенные для автомобильных трансмиссий.

SH-4 [ править ]

Процессор Hitachi SH-4

SH-4 - это 32-битный процессор RISC, разработанный для основного использования в мультимедийных приложениях, таких как игровые системы Sega Dreamcast и NAOMI . Он включает в себя гораздо более мощный модуль с плавающей запятой [примечание] и дополнительные встроенные функции, а также стандартную 32-битную целочисленную обработку и 16-битный размер инструкции.

Характеристики SH-4 включают:

  • FPU с четырьмя умножителями с плавающей запятой, поддерживающий 32-битные числа с плавающей точкой одинарной точности и 64-битные числа с плавающей запятой двойной точности
  • 4D операция скалярного произведения с плавающей запятой
  • 128-битная шина с плавающей запятой, обеспечивающая скорость передачи 3,2 ГБ / с из кеша данных
  • 64-битная внешняя шина данных с 32-битной адресацией памяти, обеспечивающая до 4 ГБ адресуемой памяти со скоростью передачи 800 МБ / с
  • Встроенные контроллеры прерываний, прямого доступа к памяти и управления питанием

^ В пользовательском SH4, сделанном для Casio, SH7305 нет FPU.

SH-5 [ править ]

SH-5 - это 64-битный RISC-процессор. [13]

Практически не было выпущено немоделированное оборудование SH-5 [14], и, в отличие от все еще живого SH-4, поддержка SH-5 была исключена из gcc [15] и Linux.

Ссылки [ править ]

  1. ^ J-core Открытый процессор
  2. ^ "Оборудование CP System III (CPS3) (Capcom)" . www.system16.com . Система 16 . Дата обращения 3 августа 2019 .
  3. ^ http://segatech.com/technical/cpu/tech_sh4.html
  4. ^ «STMicro, Hitachi планируют новую компанию по разработке ядер RISC» . EE Times . 3 апреля 2001 г. Hitachi создала семейство процессоров SH и разработала его первые четыре основные итерации, но работает с ST с 1997 года, когда компании согласились поделиться общей дорожной картой для высокопроизводительных микропроцессоров. Они совместно разработали 32-битное процессорное ядро ​​SH4 RISC и начали разработку архитектуры SH5, которую теперь будет дорабатывать SuperH. Первым продуктом SuperH будет ядро ​​SH4. Более ранние версии SH не будут частью соглашения о выделении.
  5. ^ «SuperH, Inc., образованная Hitachi и STMicroelectronics для ускорения распространения ядер SuperH ™ во встроенных микропроцессорных приложениях» .
  6. ^ "Renesas возьмет на себя основной бизнес SuperH" . EE Times . 28 сентября 2004 г.
  7. ^ a b c d e Натан Уиллис (10 июня 2015 г.). «Возрождение архитектуры SuperH» . LWN.net .
  8. ^ " " Микроконтроллеры семейства двигателей SuperH RISC " " . Renesas Electronics .
  9. ^ a b "Ядра J" . j-core. Архивировано из оригинала на 11 мая 2016 года . Проверено 27 апреля 2016 года .
  10. ^ http://j-core.org/talks/ELC-2016.pdf
  11. ↑ VM Weaver (17 марта 2015 г.). «Изучение пределов плотности кода (технический отчет с новейшими результатами)» (PDF) .
  12. ^ Кувабар (25 июля 2019). «Руководство по обслуживанию Korg EMX / ESX» (PDF) .
  13. ^ "Ядро процессора SH-5, Том 1: Архитектура" (PDF) .
  14. ^ "Пресс-релиз Wasabi SH-5" . 8 марта 2016 г.
  15. ^ «Изменения, новые функции и исправления выпусков GCC 7» . 2 февраля 2018.

Внешние ссылки [ править ]

  • Renesas SuperH , Продукты, Инструменты, Руководства, Примечания к приложениям, Информация
  • Руководство по программированию SuperH RISC Engine SH-1 / SH-2 (PDF) . Hitachi Ltd. Americal 3 сентября 1996 . Проверено 6 декабря 2020 .
  • Архитектура ядра процессора SH-4 (PDF) . STMicroelectronics и Hitachi Ltd., 12 сентября 2002 г. ADCS 7182230F . Проверено 6 декабря 2020 .
  • J-core Открытый процессор
  • J-core на GitHub
  • Список разработчиков Linux SuperH
  • DCTP - Hitachi 200 МГц SH-4 на Wayback Machine (архивировано 10 августа 2016 г.)
  • незавершенный перенос Debian для SH4