Дизайн для тестирования

Дизайн для тестирования или дизайн для тестируемости ( DFT ) состоит из методов проектирования IC , которые добавляют функции тестируемости к дизайну аппаратного продукта. Добавленные функции упрощают разработку и применение производственных испытаний к спроектированному оборудованию. Целью производственных испытаний является проверка того, что оборудование продукта не содержит производственных дефектов, которые могут отрицательно повлиять на правильное функционирование продукта.

Тесты применяются на нескольких этапах производственного процесса оборудования и для некоторых продуктов могут также использоваться для обслуживания оборудования в среде заказчика. Тесты обычно запускаются тестовыми программами, которые выполняются с использованием автоматического тестового оборудования (ATE) или, в случае обслуживания системы, внутри самой собранной системы. Помимо обнаружения и индикации наличия дефектов (т. Е. Неудачного теста), тесты могут иметь возможность регистрировать диагностическую информацию о природе обнаруженного сбоя теста. Диагностическая информация может использоваться для определения источника сбоя.

Другими словами, отклик векторов (шаблонов) от исправной схемы сравнивается с откликом векторов (использующих те же шаблоны) от DUT (тестируемого устройства). Если ответ такой же или совпадает, схема исправна. В противном случае схема изготовлена ​​не так, как предполагалось.

DFT играет важную роль в разработке тестовых программ и в качестве интерфейса для тестового приложения и диагностики. Автоматическая генерация тестовых шаблонов , или ATPG, намного проще, если были реализованы соответствующие правила и предложения DFT.

История [ править ]

Методы DFT использовались, по крайней мере, с первых дней создания электрического / электронного оборудования для обработки данных. Ранние примеры 1940-х / 50-х годов - переключатели и инструменты, которые позволяли инженеру «сканировать» (то есть выборочно проверять) напряжение / ток в некоторых внутренних узлах аналогового компьютера [аналоговое сканирование]. DFT часто ассоциируется с модификациями конструкции, которые обеспечивают улучшенный доступ к элементам внутренней схемы, так что локальное внутреннее состояние может легче контролироваться ( управляемость ) и / или наблюдаться ( наблюдаемость ). Модификации конструкции могут быть строго физическими по своей природе (например, добавление точки физического датчика в сеть) и / или добавление активных элементов схемы для облегчения управляемости / наблюдаемости (например, вставкамультиплексор в сеть). Хотя улучшения управляемости и наблюдаемости для элементов внутренней схемы определенно важны для тестирования, они не являются единственным типом ДПФ. Другие руководящие принципы, например, касаются электромеханических характеристик интерфейса между тестируемым продуктом и испытательным оборудованием. Примерами являются рекомендации по размеру, форме и расстоянию между точками зонда или предложение добавить состояние высокого импеданса к драйверам, прикрепленным к зондирующим цепям, чтобы снизить риск повреждения от обратного движения.

За прошедшие годы промышленность разработала и использовала большое количество более или менее подробных и более или менее формальных руководств для желаемых и / или обязательных модификаций схемы DFT. Общее понимание DFT в контексте автоматизации проектирования электроники (EDA) для современной микроэлектроники в значительной степени определяется возможностями коммерческих программных инструментов DFT, а также знаниями и опытом профессионального сообщества инженеров DFT, исследующих, разрабатывающих , и используя такие инструменты. Большая часть связанных с этим знаний DFT сосредоточена на цифровых схемах, в то время как DFT для схем аналоговых / смешанных сигналов отходит на второй план.

Задачи DFT для продуктов микроэлектроники [ править ]

DFT влияет и зависит от методов, используемых для разработки тестов, тестовых приложений и диагностики.

Большинство поддерживаемых инструментальными средствами DFT, практикуемых сегодня в отрасли, по крайней мере, для цифровых схем, основаны на парадигме структурного тестирования . Структурные испытания не предпринимают прямых попыток определить правильность общей функциональности схемы. Вместо этого он пытается убедиться, что схема была правильно собрана из некоторых низкоуровневых строительных блоков, как указано в структурном списке соединений . Например, все ли указанные логические элементы присутствуют, работают правильно и правильно ли подключены? Условие состоит в том, что если список соединений правильный, а структурные испытания подтвердили правильность сборки элементов схемы, то схема должна работать правильно.

Обратите внимание, что это сильно отличается от функционального тестирования , которое пытается подтвердить, что тестируемая схема функционирует в соответствии с ее функциональной спецификацией. Это тесно связано с проблемой функциональной проверки, заключающейся в определении того, соответствует ли схема, указанная в списке соединений, функциональным спецификациям, при условии, что она построена правильно.

Одно из преимуществ структурной парадигмы состоит в том, что генерация тестов может сосредоточиться на тестировании ограниченного числа относительно простых элементов схемы, а не иметь дело с экспоненциально растущим множеством функциональных состояний и переходов состояний. Хотя задача тестирования одного логического элемента за один раз кажется простой, есть препятствие, которое необходимо преодолеть. В сегодняшних очень сложных проектах большинство вентилей глубоко встроено, тогда как испытательное оборудование подключается только к первичным входам / выходам (I / Os) и / или некоторым физическим контрольным точкам. Таким образом, встроенными воротами нужно управлять через промежуточные уровни логики. Если промежуточная логика содержит элементы состояния, тогда проблема экспоненциально увеличивающегося пространства состоянийа последовательность переходов между состояниями создает неразрешимую проблему для генерации тестов. Чтобы упростить генерацию тестов, DFT решает проблему доступности, устраняя необходимость в сложных последовательностях перехода между состояниями при попытке контролировать и / или наблюдать, что происходит в каком-либо элементе внутренней схемы. В зависимости от выбора ДПФ, сделанного во время проектирования / реализации схемы, создание структурных тестов для сложных логических схем может быть более или менее автоматизированным или самоавтоматизированным ^[1] [1] . Таким образом, одна из ключевых задач методологий DFT состоит в том, чтобы позволить разработчикам найти компромисс между количеством и типом DFT и соотношением затрат и выгод (время, усилия, качество) задачи генерации тестов.

Еще одно преимущество - диагностика цепи на случай возникновения каких-либо проблем в будущем. Это похоже на добавление некоторых функций или положений в дизайн, чтобы устройство можно было протестировать в случае любой неисправности во время его использования.

Жду с нетерпением [ править ]

Одной из проблем для отрасли является стремительный прогресс в технологии микросхем (количество / размер / размещение / интервал ввода-вывода, скорость ввода-вывода, количество внутренних цепей / скорость / мощность, терморегулирование и т. Д.) Без необходимости постоянно обновлять испытательное оборудование. Следовательно, современные методы DFT должны предлагать варианты, которые позволяют тестировать микросхемы и сборки следующего поколения на существующем испытательном оборудовании и / или снижать требования / стоимость нового испытательного оборудования. В результате постоянно обновляются методы DFT, такие как включение сжатия, чтобы гарантировать, что время приложения тестера остается в определенных пределах, продиктованных целевой стоимостью тестируемых продуктов.

Диагностика [ править ]

Специально для передовых полупроводниковых технологий ожидается, что на каждой производимой пластине будет несколько микросхем.содержат дефекты, которые делают их нефункциональными. Основная цель тестирования - найти и отделить эти нефункциональные микросхемы от полнофункциональных, что означает, что один или несколько ответов, полученных тестером от тестируемой нефункциональной микросхемы, отличаются от ожидаемого ответа. Следовательно, процент чипов, не прошедших проверку, должен быть тесно связан с ожидаемой функциональной мощностью для этого типа чипа. В действительности, однако, нередки случаи, когда все микросхемы нового типа, впервые попадающие на испытательную площадку, выходят из строя (так называемая ситуация с нулевым выходом). В этом случае чипы должны пройти процесс отладки, который пытается определить причину ситуации с нулевым выходом. В других случаях выпадение теста (процент неудачных тестов) может быть выше ожидаемого / приемлемого или внезапно колебаться. Опять таки,чипы должны быть подвергнуты анализу, чтобы определить причину чрезмерного выпадения при испытании.

В обоих случаях жизненно важная информация о природе основной проблемы может быть скрыта из-за того, как чипы выходят из строя во время тестирования. Чтобы облегчить лучший анализ, дополнительная информация о сбоях, помимо простого «прошел / не прошел», собирается в журнал сбоев. Журнал сбоев обычно содержит информацию о том, когда (например, цикл тестера), где (например, в каком канале тестера) и как (например, логическое значение) тест не прошел. Диагностика пытается определить из журнала отказов, в каком логическом / физическом месте внутри микросхемы, скорее всего, возникла проблема. Систематические сбои можно выявить, запустив большое количество сбоев в процессе диагностики, называемом объемной диагностикой.

В некоторых случаях (например, при использовании печатных плат , многочиповых модулей (MCM), встроенных или автономных запоминающих устройств ) возможно отремонтировать неисправную тестируемую схему. Для этого диагностика должна быстро найти неисправный блок и создать наряд на ремонт / замену неисправного блока.

Подходы DFT могут быть более или менее удобными для диагностики. Связанные цели DFT состоят в том, чтобы облегчить / упростить сбор данных об отказах и диагностику до такой степени, чтобы сделать возможным выбор образцов для интеллектуального анализа отказов (FA), а также повысить стоимость, точность, скорость и пропускную способность диагностики и FA.

Дизайн сканирования [ править ]

Наиболее распространенный метод доставки тестовых данных со входов микросхемы во внутренние схемы (сокращенно CUT) и наблюдения за их выходами называется сканированием-проектированием. В дизайне сканирования регистры ( триггеры или защелки) в дизайне связаны в одну или несколько цепочек сканирования , которые используются для получения доступа к внутренним узлам чипа. Тестовые шаблоны сдвигаются через цепочку (и) сканирования, функциональные тактовые сигналы подаются импульсами для тестирования схемы во время «цикла (ов) захвата», а затем результаты передаются на выходные контакты микросхемы и сравниваются с ожидаемым «хорошим» машина "результаты.

Непосредственное применение методов сканирования может привести к созданию больших векторных наборов с соответствующими длительными требованиями к тестеру и памяти. Методы сжатия тестов решают эту проблему, распаковывая входные данные сканирования на кристалле и сжимая выходные данные теста. Возможны большие выигрыши, поскольку для любого конкретного тестового вектора обычно требуется только установить и / или проверить небольшую часть битов цепи сканирования.

Выходные данные схемы сканирования могут быть представлены в таких формах, как последовательный векторный формат (SVF), который будет выполняться испытательным оборудованием.

Отладка с использованием функций DFT [ править ]

Помимо того, что они полезны для производственного тестирования «годен / нет», цепочки сканирования также могут использоваться для «отладки» конструкции микросхем. В этом контексте микросхема работает в нормальном «функциональном режиме» (например, микросхема компьютера или мобильного телефона может выполнять инструкции на языке ассемблера). В любой момент часы микросхемы можно остановить, а микросхему перенастроить в «тестовый режим». На этом этапе можно выгрузить полное внутреннее состояние или установить любые желаемые значения с помощью цепочек сканирования. Другое использование сканирования для облегчения отладки состоит в сканировании в исходном состоянии всех элементов памяти с последующим возвратом в функциональный режим для выполнения отладки системы. Преимущество заключается в том, чтобы привести систему в известное состояние без прохождения многих тактовых циклов. Это использование цепочек сканирования,Наряду со схемами управления тактовыми сигналами есть связанная субдисциплина логического проектирования, называемая «Дизайн для отладки» или «Дизайн для возможности отладки».^[2]

См. Также [ править ]

• Автоматическое испытательное оборудование
• Автоматическая генерация тестовой таблицы
• БИСТ
• Дизайн для X
• Оценка неисправности
• Iddq тестирование
• JTAG

Ссылки [ править ]

• IEEE Std 1149.1 (JTAG) Учебное пособие по тестированию Техническая презентация по дизайну для тестирования, основанная на JTAG и граничном сканировании
• Принципы и архитектуры тестирования СБИС , авторы LT Wang, CW Wu и XQ Wen, глава 2, 2006. Elsevier.
• Руководство по автоматизации проектирования электроники для интегральных схем , Лаваньо, Мартин и Шеффер, ISBN  0-8493-3096-3 Обзор области автоматизации проектирования электроники . Это краткое изложение было взято (с разрешения) из Тома I, главы 21, « Дизайн для испытаний » Бернд Коенеманн.

Внешние ссылки [ править ]

• Дизайн цепи граничного сканирования
• Дизайн уровня доски
• Дизайн для руководства по тестированию