Из Википедии, бесплатной энциклопедии
  (Перенаправлено из анализа времени )
Перейти к навигации Перейти к поиску

Статический временной анализ (STA) - это метод моделирования, позволяющий вычислить ожидаемую синхронизацию цифровой схемы без необходимости моделирования всей схемы.

Высокопроизводительные интегральные схемы традиционно характеризуются тактовой частотой, на которой они работают. Для измерения способности схемы работать с заданной скоростью требуется способность измерять в процессе проектирования ее задержку на нескольких этапах. Более того, расчет задержки должен быть включен во внутренний цикл оптимизаторов синхронизации на различных этапах проектирования, таких как логический синтез , компоновка ( размещение и маршрутизация ), а также при оптимизации на месте, выполняемой в конце цикла проектирования. Хотя такие временные измерения теоретически могут быть выполнены с использованием строгого моделирования схемы, такой подход может оказаться слишком медленным, чтобы быть практичным. Статический временной анализ играет жизненно важную роль в обеспечении быстрого и достаточно точного измерения времени схемы. Ускорение происходит за счет использования упрощенных моделей синхронизации и в основном игнорирования логических взаимодействий в схемах. Это стало основой дизайна за последние несколько десятилетий.

Одно из самых ранних описаний подхода со статической синхронизацией было основано на методе оценки и анализа программ (PERT) в 1966 году. [1] Более современные версии и алгоритмы появились в начале 1980-х годов. [2] [3] [4]

Цель [ править ]

В синхронной цифровой системе , данные должны двигаться в ногу , продвигаясь одну ступень на каждом такте тактового сигнала . Это обеспечивается синхронизирующими элементами, такими как триггеры или защелки , которые копируют свои входные данные на свои выходы по указанию часов. В такой системе возможны только два вида ошибок синхронизации:

  • Максимальное нарушение времени , когда сигнал поступает слишком поздно, и пропускает время , когда он должен advance.These более широко известный как нарушения установки / проверки , которые фактически являются подмножеством макс нарушений времени , включающих сдвиг цикла синхронных путей.
  • Нарушение времени Мин , когда входной сигнал изменяется слишком быстро после активного перехода для часов. Они более известны как нарушения / проверки удержания, которые на самом деле являются подмножеством нарушений минимального времени в синхронном пути.

Время поступления сигнала может меняться по многим причинам. Входные данные могут отличаться, схема может выполнять разные операции, температура и напряжение могут изменяться, и существуют производственные различия в точной конструкции каждой части. Основная цель статического временного анализа - убедиться, что, несмотря на эти возможные вариации, все сигналы не поступят ни слишком рано, ни слишком поздно, и, следовательно, может быть обеспечена правильная работа схемы.

Поскольку STA может проверять каждый путь, он может обнаруживать другие проблемы, такие как сбои , медленные пути и перекос часов .

Определения [ править ]

  • Критический путь определяется как путь между входом и выходом с задержкой максимальной. После того, как синхронизация схемы была рассчитана одним из методов, перечисленных ниже, критический путь можно легко найти с помощью метода обратной трассировки .
  • Время прибытия сигнала - это время, прошедшее с момента прибытия сигнала в определенную точку. Эталонное время или время 0,0 часто принимают за время прихода тактового сигнала. Для расчета времени прибытия потребуется расчет задержки всех компонентов на пути. Время прихода, да и вообще почти все времена при временном анализе, обычно хранятся в виде пары значений - самое раннее возможное время, в которое сигнал может измениться, и самое позднее.
  • Еще одно полезное понятие - требуется время . Это самое позднее время, когда может прийти сигнал, не увеличивая тактовый цикл дольше желаемого. Вычисление требуемого времени происходит следующим образом: на каждом первичном выходе требуемое время нарастания / спада устанавливается в соответствии со спецификациями, предоставленными для схемы. Затем выполняется обратный топологический обход, обрабатывая каждый вентиль, когда известно требуемое время на всех его разветвлениях.
  • Провисает , связанные с каждой связью представляет собой разность между требуемым временем и временем прибытия. Положительное слабину ев на некотором узел означает , что время прибытия в этом узле может быть увеличен на S , не влияя на общую задержку схемы. И наоборот, отрицательный резерв означает, что путь слишком медленный, и путь должен быть ускорен (или опорный сигнал задержан), если вся схема должна работать с желаемой скоростью.

Углы и STA [ править ]

Довольно часто дизайнеры хотят, чтобы их дизайн соответствовал множеству условий. Поведение электронной схемы часто зависит от различных факторов окружающей среды, таких как температура или местные колебания напряжения. В таком случае либо STA должна выполняться для более чем одного такого набора условий, либо STA должна быть подготовлена ​​к работе с диапазоном возможных задержек для каждого компонента, а не для одного значения.

С помощью надлежащих методов можно охарактеризовать паттерны изменений состояния и зафиксировать их экстремумы. Каждое экстремальное состояние можно назвать углом . Экстремальные значения характеристик элемента можно рассматривать как «углы процесса, напряжения и температуры (PVT)», а крайние значения чистых характеристик можно рассматривать как «углы извлечения». Затем каждый шаблон комбинации углов извлечения PVT называется «временным углом», поскольку он представляет точку, в которой синхронизация будет экстремальной. Если проект работает в каждом экстремальном состоянии, то при допущении монотонного поведения проект также квалифицируется для всех промежуточных точек.

Использование углов в статическом временном анализе имеет несколько ограничений. Это может быть излишне оптимистичным, так как предполагает идеальное отслеживание: если один вентиль быстрый, все вентили считаются быстрыми, или если напряжение для одного затвора низкое, оно также низкое для всех остальных. Углы также могут быть излишне пессимистичными, потому что наихудшие углы встречаются редко. В ИС, например, может быть нередко один металлический слой на тонком или толстом конце допустимого диапазона, но очень редко для всех 10 слоев будет один и тот же предел, поскольку они производятся независимо. . Статистическая STA, которая заменяет задержки распределениями, а отслеживание корреляцией, предлагает более сложный подход к той же проблеме.

Наиболее известные методы для STA [ править ]

В статическом временном анализе слово « статический» намекает на тот факт, что этот временной анализ выполняется независимо от входа, и имеет целью найти задержку в наихудшем случае схемы по всем возможным комбинациям входов. Вычислительная эффективность (линейная по количеству ребер в графе) такого подхода привела к его широкому использованию, хотя и имеет некоторые ограничения. Метод, который обычно называют PERT , широко используется в STA. Однако PERT - неправильное название, и так называемый метод PERT, обсуждаемый в большей части литературы по временному анализу, относится к методу критического пути.(CPM), который широко используется в управлении проектами. В то время как методы на основе CPM являются доминирующими в использовании сегодня, другие методы обхода схемных графов, такие как поиск в глубину , использовались различными анализаторами времени.

Анализ времени интерфейса [ править ]

Многие общие проблемы при проектировании микросхем связаны с синхронизацией интерфейса между различными компонентами конструкции. Они могут возникать из-за многих факторов, включая неполные имитационные модели, отсутствие тестовых примеров для правильной проверки синхронизации интерфейса, требований к синхронизации, неправильных спецификаций интерфейса и недостаточного понимания разработчиками компонента, поставляемого в виде «черного ящика». Существуют специализированные инструменты САПР, специально разработанные для анализа времени интерфейса, так же как существуют специальные инструменты САПР для проверки соответствия реализации интерфейса функциональной спецификации (с использованием таких методов, как проверка модели ).

Статистический статический временной анализ (SSTA) [ править ]

Статистический статический временной анализ (SSTA) - это процедура, которая становится все более необходимой для обработки сложных процессов и изменений окружающей среды в интегральных схемах.

См. Также [ править ]

Заметки [ править ]

  1. Перейти ↑ Kirkpatrick, TI & Clark, NR (1966). «PERT в помощь логическому проектированию» . Журнал исследований и разработок IBM . IBM Corp. 10 (2): 135–141. DOI : 10.1147 / rd.102.0135 .
  2. Перейти ↑ McWilliams, TM (1980). «Проверка временных ограничений в больших цифровых системах» (PDF) . Автоматизация проектирования, 1980. 17-я конференция по . IEEE. С. 139–147.
  3. ^ Г. Мартин; Дж. Берри; Т. Литтл; Д. Маккей; Дж. МакВин; Д. Томсетт; Л. Вестон (1981). «Интегрированная система помощи при проектировании LSI». Журнал «Микроэлектроника» . 12 (4). DOI : 10.1016 / S0026-2692 (81) 80259-5 .
  4. ^ Хичкок, Р. и Смит, Г.Л. и Ченг, Д.Д. (1982). «Временной анализ компьютерной техники». Журнал исследований и разработок IBM . IBM. 26 (1): 100–105. CiteSeerX 10.1.1.83.2093 . DOI : 10.1147 / rd.261.0100 . CS1 maint: multiple names: authors list (link)

Ссылки [ править ]

  • Руководство по автоматизации проектирования электроники для интегральных схем , Лаваньо, Мартин и Шеффер, ISBN 0-8493-3096-3 Обзор области. Эта статья была взята из главы 8 тома II «Статический временной анализ» Сачина Сапатнекара с разрешения автора. 
  • Статический анализ времени для нанометровых конструкций , Р. Чадха и Дж. Бхаскер, ISBN 978-0-387-93819-6 , Springer, 2009.