Синхронная динамическая память с произвольным доступом

Синхронная динамическая память с произвольным доступом ( синхронная динамическая RAM или SDRAM ) - это любая DRAM, работа внешнего интерфейса которой координируется с помощью внешнего тактового сигнала .

В интегральных схемах (ИС) DRAM, выпускаемых с начала 1970-х до начала 1990-х годов, использовался асинхронный интерфейс, в котором входные управляющие сигналы оказывают прямое влияние на внутренние функции, только задерживаясь из-за отключения по его полупроводниковым каналам. SDRAM имеет синхронный интерфейс, благодаря которому изменения на управляющих входах распознаются после нарастающего фронта его тактового сигнала. В семействах SDRAM, стандартизированных JEDEC , тактовый сигнал управляет пошаговым выполнением внутреннего конечного автоматакоторый отвечает на входящие команды. Эти команды могут быть конвейеризованы для повышения производительности, при этом ранее запущенные операции завершаются при получении новых команд. Память разделена на несколько равных по размеру, но независимых секций, называемых банками , что позволяет устройству работать с командой доступа к памяти в каждом банке одновременно и ускорять доступ чередующимся образом. Это позволяет SDRAM достигать большего параллелизма и более высоких скоростей передачи данных, чем асинхронные DRAM.

Конвейерная обработка означает, что микросхема может принять новую команду до того, как завершит обработку предыдущей. Для конвейерной записи за командой записи может сразу же следовать другая команда, не дожидаясь записи данных в массив памяти. Для конвейерного чтения запрошенные данные появляются через фиксированное количество тактов (задержка) после команды чтения, в течение которых могут быть отправлены дополнительные команды.

История [ править ]

Самые ранние DRAM часто синхронизировались с тактовой частотой процессора (тактовая частота) и использовались с ранними процессорами Intel. В середине 1970-х годов DRAM перешли на асинхронную конструкцию, но в 1990-х годах вернулись к синхронной работе. ^{[1] [2] [3]}

Первой коммерческой SDRAM была микросхема памяти Samsung KM48SL2000 емкостью 16 Мбит . ^[4] Он был произведен Samsung Electronics с использованием процесса изготовления CMOS (дополнительный металл-оксид-полупроводник ) в 1992 году ^[5] и серийно производился в 1993 году. ^[4] К 2000 году SDRAM заменил практически все другие типы DRAM. в современных компьютерах из-за его большей производительности. 

Задержка SDRAM не меньше (быстрее), чем у асинхронной DRAM. Действительно, ранняя SDRAM была несколько медленнее, чем одновременная пакетная EDO DRAM из-за дополнительной логики. Преимущества внутренней буферизации SDRAM заключаются в ее способности чередовать операции с несколькими банками памяти, тем самым увеличивая эффективную полосу пропускания .

Сегодня практически вся SDRAM производится в соответствии со стандартами, установленными JEDEC , ассоциацией электронной промышленности, которая принимает открытые стандарты для облегчения взаимодействия электронных компонентов. JEDEC официально принял свой первый стандарт SDRAM в 1993 году, а затем принял другие стандарты SDRAM, в том числе для DDR , DDR2 и DDR3 SDRAM .

SDRAM с двойной скоростью передачи данных , известная как DDR SDRAM , была впервые продемонстрирована Samsung в 1997 году. ^[6] Samsung выпустила первый коммерческий чип DDR SDRAM (64  Mibit) в июне 1998 года ^{[7] [8] [9],} за которым вскоре последовал Hyundai Electronics (ныне SK Hynix ) в том же году. ^[10]

SDRAM также доступна в зарегистрированных вариантах для систем, требующих большей масштабируемости, таких как серверы и рабочие станции .

Сегодня к крупнейшим мировым производителям SDRAM относятся: Samsung Electronics , Panasonic , Micron Technology и Hynix .

Сроки [ править ]

Есть несколько ограничений на производительность DRAM. Наиболее заметным является время цикла чтения, время между последовательными операциями чтения открытой строки. Это время уменьшилось с 10 нс для SDRAM 100 МГц до 5 нс для DDR-400, но осталось относительно неизменным в поколениях DDR2-800 и DDR3-1600. Однако, работая схемой интерфейса на все более высокой кратной основной скорости чтения, достижимая полоса пропускания быстро увеличивается.

Другим ограничением является задержка CAS , время между предоставлением адреса столбца и получением соответствующих данных. Опять же, это оставалось относительно постоянным на уровне 10–15 нс в течение нескольких последних поколений DDR SDRAM.

При работе задержка CAS - это определенное количество тактовых циклов, запрограммированное в регистре режима SDRAM и ожидаемое контроллером DRAM. Можно запрограммировать любое значение, но SDRAM не будет работать правильно, если оно будет слишком низким. При более высоких тактовых частотах полезная задержка CAS в тактовых циклах естественным образом увеличивается. 10–15 нс - это 2–3 цикла (CL2–3) тактовой частоты 200 МГц для DDR-400 SDRAM, CL4-6 для DDR2-800 и CL8-12 для DDR3-1600. Более медленные тактовые циклы, естественно, позволят снизить количество циклов задержки CAS.

Модули SDRAM имеют свои собственные временные характеристики, которые могут быть медленнее, чем у микросхем модуля. Когда впервые появились микросхемы SDRAM 100 МГц, некоторые производители продавали модули «100 МГц», которые не могли надежно работать с такой тактовой частотой. В ответ Intel опубликовала стандарт PC100, в котором излагаются требования и рекомендации по производству модуля памяти, который может надежно работать на частоте 100 МГц. Этот стандарт имел широкое влияние, и термин «PC100» быстро стал общим идентификатором для модулей SDRAM 100 МГц, и теперь модули обычно обозначаются номерами с префиксом «PC» (PC66, PC100 или PC133 - хотя фактическое значение чисел изменилось).

Сигналы управления [ править ]

Все команды синхронизируются относительно нарастающего фронта тактового сигнала. В дополнение к тактовому сигналу существует шесть управляющих сигналов, в основном с активным низким уровнем , которые дискретизируются по переднему фронту тактового сигнала:

• Включение часов CKE . Когда этот сигнал низкий, микросхема ведет себя так, как будто часы остановились. Команды не интерпретируются, и время ожидания команд не истекает. Состояние других линий управления не имеет значения. Действие этого сигнала фактически задерживается на один такт. То есть текущий тактовый цикл продолжается как обычно, но следующий тактовый цикл игнорируется, за исключением повторного тестирования входа CKE. Нормальные операции возобновляются по нарастающему фронту тактового сигнала после того, где CKE имеет высокий уровень выборки. Другими словами, все другие операции с микросхемой синхронизируются относительно нарастающего фронта замаскированных часов. Маскированные часы - это логическое И входных синхросигналов и состояние сигнала CKE во время предыдущего нарастающего фронта входных синхроимпульсов.
• Выбор микросхемы CS . Когда этот сигнал высокий, микросхема игнорирует все другие входы (кроме CKE) и действует так, как если бы получена команда NOP.
• Маска данных DQM . (Буква Q появляется потому, что в соответствии с соглашениями о цифровой логике линии данных известны как линии «DQ».) При высоком уровне эти сигналы подавляют ввод / вывод данных. При сопровождении записываемых данных данные фактически не записываются в DRAM. Когда устанавливается высокий уровень за два цикла до цикла чтения, считанные данные не выводятся из микросхемы. На микросхему памяти x16 или DIMM приходится одна строка DQM на 8 бит.

Командные сигналы [ править ]

• RAS , строб адреса строки. Несмотря на название, это не стробоскоп, а просто командный бит. Наряду с CAS и WE выбирает одну из восьми команд.
• CAS , строб адреса столбца. Это тоже не стробоскоп, а командный бит. Вместе с RAS и WE выбирается одна из восьми команд.
• МЫ , пишем enable. Наряду с RAS и CAS , это выбирает одну из восьми команд. Обычно он отличает команды, похожие на чтение, от команд, похожих на запись.

Выбор банка (BAn) [ править ]

Устройства SDRAM внутренне разделены на два, четыре или восемь независимых внутренних банков данных. От одного до трех входов адреса банка (BA0, BA1 и BA2) используются для выбора банка, на который направлена ​​команда.

Адресация (A10 / An) [ править ]

Многие команды также используют адрес, представленный на контактах ввода адреса. Некоторые команды, которые либо не используют адрес, либо представляют адрес столбца, также используют A10 для выбора вариантов.

Команды [ править ]

Команды SDR SDRAM определяются следующим образом:

Все поколения SDRAM (SDR и DDRx) используют по существу одни и те же команды, с изменениями:

• Дополнительные биты адреса для поддержки более крупных устройств
• Дополнительные биты выбора банка
• Регистры расширенного режима (DDR2 и выше используют 13 бит, A0 – A12)
• Дополнительные регистры расширенного режима (выбираются битами адреса банка)
• DDR2 удаляет команду завершения пакета; DDR3 переназначает его как «калибровка ZQ»
• DDR3 и DDR4 используют A12 во время команды чтения и записи, чтобы указать "пакетное прерывание", передачу данных половинной длины.
• DDR4 изменяет кодировку команды активации. Новый сигнал ACT управляет им, во время которого другие линии управления используются как биты адреса строки 16, 15 и 14. Когда ACT имеет высокий уровень, другие команды такие же, как указано выше.

Строительство и эксплуатация [ править ]

Например, модуль SDRAM DIMM 512 МБ (который содержит 512  МБ ( мебибайт ) = 512 × 2 ²⁰ байтов = 536 870 912 байтов точно) может состоять из восьми или девяти микросхем SDRAM, каждый из которых содержит 512  МБ памяти, и каждый что составляет 8 бит для 64- или 72-битной ширины модуля DIMM. Типичный 512 Mibit SDRAM чип внутри содержит четыре независимых банков памяти 16 Мб. Каждый банк представляет собой массив из 8 192 строк по 16 384 бит в каждой. (2048 8-битных столбцов). Банк либо простаивает, либо активен, либо меняется с одного на другой.

Активная команда активирует праздный банк. Он представляет двухбитовый адрес банка (BA0 – BA1) и 13-разрядный адрес строки (A0 – A12) и вызывает чтение этой строки в массив банка всех 16 384 усилителей считывания столбцов. Это также называется «открытием» строки. Эта операция имеет побочный эффект обновления ячеек динамической (емкостной) памяти этой строки.

После того, как строка была активирована или «открыта», для этой строки становятся возможными команды чтения и записи . Активация требует минимального времени, называемого задержкой от строки к столбцу, или t _RCD, прежде чем может произойти чтение или запись в нее. На этот раз, округленное до следующего числа, кратного тактовому периоду, указывает минимальное количество циклов ожидания между активной командой и командой чтения или записи . Во время этих циклов ожидания в другие банки могут отправляться дополнительные команды; потому что каждый банк работает полностью независимо.

Для команд чтения и записи требуется адрес столбца. Поскольку каждая микросхема получает доступ к восьми битам данных одновременно, существует 2048 возможных адресов столбцов, что требует только 11 адресных строк (A0 – A9, A11).

Когда выдается команда чтения , SDRAM будет генерировать соответствующие выходные данные в строках DQ вовремя для нарастающего фронта тактовых импульсов несколькими тактовыми циклами позже, в зависимости от настроенной задержки CAS. Последующие слова пакета будут производиться вовремя для последующих нарастающих фронтов тактового сигнала.

Команда записи сопровождается записываемыми данными, передаваемыми по линиям DQ во время того же нарастающего фронта тактового сигнала. Контроллер памяти обязан гарантировать, что SDRAM не передает считываемые данные на линии DQ в то же время, когда ей необходимо выполнить запись данных на эти линии. Это можно сделать, дождавшись завершения пакета чтения, завершив пакет чтения или используя линию управления DQM.

Когда контроллеру памяти требуется доступ к другой строке, он должен сначала вернуть усилители считывания этого банка в состояние ожидания, готовое к обнаружению следующей строки. Это называется операцией «предварительной зарядки» или «закрытием» строки. Предварительная зарядка может управляться явно или выполняться автоматически по завершении операции чтения или записи. Опять же, существует минимальное время, задержка предварительной зарядки строки, t _RP , которое должно пройти до того, как эта строка будет полностью «закрыта», и поэтому банк находится в режиме ожидания, чтобы получить другую команду активации в этом банке.

Хотя обновление строки является автоматическим побочным эффектом ее активации, для этого существует минимальное время, которое требует минимального времени доступа к строке t Задержка _RAS между активной командой, открывающей строку, и соответствующей командой предварительной зарядки, закрывающей ее. Этот предел обычно затмевается желаемыми командами чтения и записи в строку, поэтому его значение мало влияет на типичную производительность.

Командные взаимодействия [ править ]

Команда без операции разрешена всегда, в то время как команда регистра режима загрузки требует, чтобы все банки были в режиме ожидания, и после этого требуется задержка для вступления изменений в силу. Команда автоматического обновления также требует, чтобы все банки были в режиме ожидания, и требуется время цикла обновления t _RFC, чтобы вернуть микросхему в состояние ожидания. (Это время обычно равно t _RCD + t _RP .) Единственная другая команда, которая разрешена на холостом блоке, - это активная команда. Для этого, как упоминалось выше, требуется t _УЗО, прежде чем строка будет полностью открыта и может принимать команды чтения и записи.

Когда банк открыт, разрешены четыре команды: чтение, запись, завершение пакета и предварительная зарядка. Команды чтения и записи запускают пакеты, которые можно прервать следующими командами.

Прерывание пакета чтения [ править ]

Команда чтения, завершения пакета или предварительной зарядки может быть подана в любое время после команды чтения и прервет пакет чтения после настроенной задержки CAS. Таким образом, если команда чтения выдается в цикле 0, другая команда чтения выдается в цикле 2, а задержка CAS равна 3, тогда первая команда чтения начнет передавать данные в течение циклов 3 и 4, затем результаты второго чтения Команда появится, начиная с цикла 5.

Если бы команда, выданная в цикле 2, была завершением пакета или предварительной зарядкой активного банка, то во время цикла 5 выходной сигнал не генерировался.

Хотя прерывание чтения может быть для любого активного банка, команда предварительной зарядки прервет пакет чтения только в том случае, если он относится к тому же банку или всем банкам; команда предварительной зарядки для другого банка не прерывает пакет чтения.

Прерывание пакета чтения командой записи возможно, но сложнее. Это можно сделать, если сигнал DQM используется для подавления вывода из SDRAM, чтобы контроллер памяти мог передавать данные по линиям DQ в SDRAM во время операции записи. Поскольку влияние DQM на данные чтения задерживается на два цикла, но влияние DQM на данные записи проявляется немедленно, DQM должен быть повышен (чтобы замаскировать данные чтения), начиная как минимум за два цикла до команды записи, но должен быть понижен для цикл команды записи (предполагается, что команда записи имеет эффект).

Выполнение этого всего за два тактовых цикла требует тщательного согласования между временем, которое требуется SDRAM для выключения своего вывода на фронте тактового сигнала, и временем, когда данные должны быть предоставлены в качестве входных данных в SDRAM для записи на следующем фронте тактового сигнала. Если тактовая частота слишком высока, чтобы обеспечить достаточно времени, может потребоваться три цикла.

Если команда чтения включает автоматическую предварительную зарядку, предварительная зарядка начинается в том же цикле, что и команда прерывания.

Порядок пакетов [ править ]

Современный микропроцессор с кэш-памятью обычно обращается к памяти в единицах строк кэша . Чтобы передать строку кэша 64-байтовой требует восемь последовательных доступов к 64-битной DIMM, которые все могут быть вызваны с помощью одной команды чтения или записи с помощью настройки SDRAM чипы, используя регистр режима, чтобы выполнить восемь слов очередей . Выборка строки кэша обычно запускается при чтении с определенного адреса, а SDRAM позволяет «критическому слову» строки кэша быть переданным первым. («Слово» здесь относится к ширине микросхемы SDRAM или DIMM, которая составляет 64 бита для типичного DIMM.) Микросхемы SDRAM поддерживают два возможных соглашения для упорядочивания оставшихся слов в строке кэша.

Пакеты всегда обращаются к выровненному блоку BL последовательных слов, начинающихся с кратного BL. Так, например, пакетный доступ из четырех слов к любому адресу столбца от четырех до семи вернет слова с четвертого по седьмой. Порядок, однако, зависит от запрошенного адреса и настроенного варианта типа пакета: последовательный или чередующийся. Обычно контроллер памяти требует того или другого. Когда длина пакета составляет один или два, тип пакета не имеет значения. При длине пакета, равной единице, запрашиваемое слово - единственное слово, к которому осуществляется доступ. При длине пакета, равной двум, сначала осуществляется доступ к запрошенному слову, а вторым - к другому слову в выровненном блоке. Это следующее слово, если был указан четный адрес, и предыдущее слово, если был указан нечетный адрес.

Для последовательного пакетного режима доступ к более поздним словам осуществляется в порядке возрастания адресов, возвращаясь к началу блока, когда достигается конец. Так, например, для длины пакета, равной четырем, и запрашиваемого адреса столбца, равного пяти, слова будут доступны в порядке 5-6-7-4. Если бы длина пакета была восемь, порядок доступа был бы 5-6-7-0-1-2-3-4. Это делается путем добавления счетчика к адресу столбца и игнорирования переносов, превышающих длину пакета. В пакетном режиме с чередованием адрес вычисляется с использованием операции исключающего ИЛИ между счетчиком и адресом. Используя тот же начальный адрес, равный пяти, пакет из четырех слов вернет слова в порядке 5-4-7-6. Пакет из восьми слов будет 5-4-7-6-1-0-3-2. ^[11] Хотя это больше сбивает с толку людей, это может быть проще реализовать на оборудовании, и Intel предпочитает его из- за своих микропроцессоров. ^{[ необходима цитата ]}

Если запрошенный адрес столбца находится в начале блока, оба пакетных режима (последовательный и чередующийся) возвращают данные в одной и той же последовательной последовательности 0-1-2-3-4-5-6-7. Разница имеет значение только при извлечении строки кэша из памяти в порядке «первое критическое слово».

Регистр режима [ править ]

SDRAM с одной скоростью передачи данных имеет один 10-битный регистр программируемого режима. Более поздние стандарты SDRAM с двойной скоростью передачи данных добавляют дополнительные регистры режима, адресация которых осуществляется с помощью выводов адреса банка. Для SDR SDRAM контакты адреса банка и адресные строки A10 и выше игнорируются, но должны быть равны нулю во время записи в регистр режима.

Биты от M9 до M0 представлены в адресных строках с A9 по A0 во время цикла регистра режима загрузки.

• M9: режим серийной записи. Если 0, записи используют длину пакета чтения и режим. Если 1, все записи не являются пакетными (одно место).
• M8, M7: рабочий режим. Зарезервировано и должно быть 00.
• M6, M5, M4: задержка CAS. Обычно разрешены только 010 (CL2) и 011 (CL3). Задает количество циклов между командой чтения и выводом данных из микросхемы. Чип имеет фундаментальное ограничение на это значение в наносекундах; во время инициализации контроллер памяти должен использовать свои знания о тактовой частоте, чтобы перевести это ограничение в циклы.
• M3: Взрывной тип. 0 - запрашивает последовательное упорядочение пакетов, а 1 - чередование пакетов.
• M2, M1, M0: длина пакета. Значения 000, 001, 010 и 011 определяют размер пакета из 1, 2, 4 или 8 слов соответственно. Каждое чтение (и запись, если M9 равно 0) будет выполнять столько обращений, если не будет прервано пакетной остановкой или другой командой. Значение 111 указывает пакет полной строки. Пакет будет продолжаться, пока не будет прерван. Пакеты полной строки разрешены только с типом последовательных пакетов.

Более поздние (с удвоенной скоростью передачи данных) стандарты SDRAM используют большее количество битов регистра режима и предоставляют дополнительные регистры режима, называемые «регистрами расширенного режима». Номер регистра кодируется на контактах адреса банка во время команды режима загрузки регистра. Например, DDR2 SDRAM имеет 13-битный регистр режима, 13-битный регистр расширенного режима № 1 (EMR1) и 5-битный регистр расширенного режима № 2 (EMR2).

Автообновление [ править ]

Можно обновить микросхему RAM, открывая и закрывая (активируя и предварительно заряжая) каждую строку в каждом банке. Однако для упрощения контроллера памяти микросхемы SDRAM поддерживают команду «автообновление», которая выполняет эти операции одновременно с одной строкой в ​​каждом банке. SDRAM также поддерживает внутренний счетчик, который выполняет итерацию по всем возможным строкам. Контроллер памяти должен просто выдавать достаточное количество команд автоматического обновления (по одной на строку, 8192 в примере, который мы использовали) каждый интервал обновления (t _REF = 64 мс - обычное значение). При подаче этой команды все банки должны находиться в режиме ожидания (закрыты, предварительно заряжены).

Режимы низкого энергопотребления [ править ]

Как уже упоминалось, вход разрешения синхронизации (CKE) может использоваться для эффективной остановки синхронизации в SDRAM. Вход CKE дискретизируется при каждом нарастающем фронте тактового сигнала, и если он низкий, следующий нарастающий фронт тактового сигнала игнорируется для всех целей, кроме проверки CKE. Пока CKE низкий, разрешено изменять тактовую частоту или даже полностью останавливать часы.

Если CKE понижается во время выполнения операций SDRAM, он просто "зависает" на месте до тех пор, пока CKE не поднимется снова.

Если SDRAM находится в режиме ожидания (все банки предварительно заряжены, команды не выполняются), когда CKE понижен, SDRAM автоматически переходит в режим пониженного энергопотребления, потребляя минимальную мощность до тех пор, пока CKE не будет снова повышен. Это не должно длиться дольше максимального интервала обновления t _REF , иначе содержимое памяти может быть потеряно. Законно полностью останавливать часы в это время для дополнительной экономии энергии.

Наконец, если CKE понижается одновременно с отправкой команды автоматического обновления в SDRAM, SDRAM переходит в режим самообновления. Это похоже на отключение питания, но SDRAM использует встроенный таймер для генерации внутренних циклов обновления по мере необходимости. Часы могут быть остановлены в это время. Хотя режим самообновления потребляет немного больше энергии, чем режим отключения питания, он позволяет полностью отключить контроллер памяти, что обычно более чем компенсирует разницу.

SDRAM, предназначенная для устройств с батарейным питанием, предлагает некоторые дополнительные возможности энергосбережения. Один - это обновление в зависимости от температуры; встроенный датчик температуры снижает частоту обновления при более низких температурах, вместо того, чтобы всегда запускать его с частотой наихудшего случая. Другой - выборочное обновление, которое ограничивает самообновление частью массива DRAM. Обновляемая фракция настраивается с помощью регистра расширенного режима. Третий режим , реализованный в Mobile DDR (LPDDR) и LPDDR2, - это режим «глубокого отключения питания», который делает память недействительной и требует полной повторной инициализации для выхода из нее. Это активируется отправкой команды «прекращение пакета» при понижении CKE.

Архитектура предварительной выборки DDR SDRAM [ править ]

DDR SDRAM использует архитектуру предварительной выборки, чтобы обеспечить быстрый и легкий доступ к нескольким словам данных, расположенным в общей физической строке в памяти.

Архитектура предварительной выборки использует преимущества конкретных характеристик доступа к памяти DRAM. Типичные операции с памятью DRAM включают три фазы: предварительная зарядка битовой строки, доступ к строке, доступ к столбцу. Доступ к строкам - это основа операции чтения, поскольку он включает в себя тщательное распознавание крошечных сигналов в ячейках памяти DRAM; это самый медленный этап работы памяти. Однако после считывания строки последующий доступ столбца к той же строке может быть очень быстрым, поскольку усилители считывания также действуют как защелки. Для справки, строка устройства DDR3 1 Гбит имеет ширину 2048 бит , поэтому внутренне 2048 бит считываются в 2048 отдельных усилителей считывания во время фазы доступа к строке. Доступ к строке может занять 50 нс., в зависимости от скорости DRAM, тогда как доступ к столбцу из открытой строки составляет менее 10 нс.

Традиционные архитектуры DRAM давно поддерживают быстрый доступ столбцов к битам в открытой строке. Для микросхемы памяти шириной 8 бит и строкой шириной 2048 бит доступ к любому из 256 слов данных (2048/8) в строке может быть очень быстрым при условии, что не происходит промежуточных обращений к другим строкам.

Недостатком старого метода быстрого доступа к столбцу было то, что новый адрес столбца приходилось отправлять для каждого дополнительного слова данных в строке. Адресная шина должна была работать на той же частоте, что и шина данных. Архитектура предварительной выборки упрощает этот процесс, позволяя одному запросу адреса приводить к нескольким словам данных.

В архитектуре буфера предварительной выборки, когда происходит доступ к памяти к строке, буфер захватывает набор соседних слов данных в строке и считывает их ("всплески") в быстрой последовательности на выводах ввода-вывода без необходимости индивидуальные запросы адресов столбцов. Это предполагает, что ЦП хочет, чтобы в памяти находились смежные слова данных, что на практике очень часто бывает. Например, в DDR1 два соседних слова данных будут считаны из каждого чипа в одном тактовом цикле и помещены в буфер предварительной выборки. Затем каждое слово будет передаваться по последовательным нарастающим и спадающим фронтам тактового цикла. Точно так же в DDR2 с буфером предварительной выборки 4n четыре последовательных слова данных считываются и помещаются в буфер, в то время как часы, которые в два раза быстрее, чем внутренние часы DDR,передает каждое слово в последовательном нарастающем и спадающем фронте более быстрых внешних часов^[12]

Глубину буфера предварительной выборки можно также рассматривать как соотношение между частотой основной памяти и частотой ввода-вывода. В архитектуре предварительной выборки 8n (такой как DDR3 ) вводы-выводы будут работать в 8 раз быстрее, чем ядро ​​памяти (каждый доступ к памяти приводит к пакету из 8 слов данных на вводе-выводе). Таким образом, ядро ​​памяти 200 МГц сочетается с модулями ввода-вывода, каждый из которых работает в восемь раз быстрее (1600 мегабит в секунду). Если память имеет 16 операций ввода-вывода, общая полоса пропускания чтения будет составлять 200 МГц x 8 слов данных / доступ x 16 операций ввода-вывода = 25,6 гигабит в секунду (Гбит / с) или 3,2 гигабайта в секунду (ГБ / с). Модули с несколькими микросхемами DRAM могут обеспечить соответственно более высокую пропускную способность.

Каждое поколение SDRAM имеет разный размер буфера предварительной выборки:

• Размер буфера предварительной выборки DDR SDRAM составляет 2n (два слова данных на доступ к памяти)
• Размер буфера предварительной выборки DDR2 SDRAM составляет 4n (четыре слова данных на доступ к памяти)
• Размер буфера предварительной выборки DDR3 SDRAM составляет 8n (восемь слов данных на доступ к памяти)
• Размер буфера предварительной выборки DDR4 SDRAM составляет 8n (восемь слов данных на доступ к памяти)
• Размер буфера предварительной выборки DDR5 SDRAM составляет 8n; есть дополнительный режим 16n

Поколения [ править ]

SDR [ править ]

Первоначально известная как SDRAM , SDRAM с одной скоростью передачи данных может принимать одну команду и передавать одно слово данных за такт. Микросхемы изготавливаются с различными размерами шин данных (чаще всего 4, 8 или 16 бит), но микросхемы обычно собираются в 168-контактные модули DIMM, которые считывают или записывают 64 (без ECC) или 72 ( ECC ) бита за раз. .

Использование шины данных сложно и, следовательно, требует сложной схемы контроллера DRAM. Это связано с тем, что данные, записанные в DRAM, должны быть представлены в том же цикле, что и команда записи, но чтение производит вывод через 2 или 3 цикла после команды чтения. Контроллер DRAM должен гарантировать, что шина данных никогда не потребуется для чтения и записи одновременно.

Типичные тактовые частоты SDR SDRAM составляют 66, 100 и 133 МГц (периоды 15, 10 и 7,5 нс), соответственно обозначаемые как PC66, PC100 и PC133. Были доступны тактовые частоты до 200 МГц. Работает при напряжении 3,3 В.

Этот тип SDRAM медленнее, чем варианты DDR, потому что за такт передается только одно слово данных (одна скорость передачи данных). Но этот тип также быстрее, чем его предшественники, расширенные данные из DRAM (EDO-RAM) и DRAM в быстром страничном режиме (FPM-RAM), которым обычно требовалось два или три такта для передачи одного слова данных.

PC66 [ править ]

PC66 - это стандарт внутренней съемной памяти компьютера, определенный JEDEC . PC66 - это синхронная память DRAM, работающая на тактовой частоте 66,66 МГц на 64-битной шине при напряжении 3,3 В. PC66 доступен в форм-факторах 168-контактных модулей DIMM и 144-контактных SO-DIMM . Теоретическая пропускная способность составляет 533 МБ / с.

Этот стандарт использовался в ПК на базе Intel Pentium и AMD K6 . Он также присутствует в Beige Power Mac G3 , ранних версиях iBooks и PowerBook G3 . Он также используется во многих ранних системах Intel Celeron с частотой системной шины 66 МГц . Его заменили стандарты PC100 и PC133.

PC100 [ править ]

PC100 - это стандарт внутренней съемной компьютерной памяти с произвольным доступом , определенный JEDEC . PC100 относится к синхронной памяти DRAM, работающей с тактовой частотой 100 МГц, на 64-битной шине при напряжении 3,3 В. PC100 доступен в форм-факторах 168-контактных модулей DIMM и 144-контактных SO-DIMM . PC100 обратно совместим с PC66 и был заменен стандартом PC133.

Модуль, построенный из микросхем SDRAM 100 МГц, не обязательно может работать на частоте 100 МГц. Стандарт PC100 определяет возможности модуля памяти в целом. PC100 используется во многих старых компьютерах; ПК в конце 1990-х были наиболее распространенными компьютерами с памятью PC100.

PC133 [ править ]

PC133 - это стандарт компьютерной памяти, определенный JEDEC . PC133 относится к SDR SDRAM, работающей с тактовой частотой 133 МГц, на 64-битной шине при напряжении 3,3 В. PC133 доступен в форм-факторах 168-контактных модулей DIMM и 144-контактных SO-DIMM . PC133 - это самый быстрый и последний стандарт SDR SDRAM, когда-либо утвержденный JEDEC, и обеспечивает пропускную способность 1066 МБ в секунду ([133,33 МГц * 64/8] = 1066 МБ / с). PC133 обратно совместим с PC100 и PC66.

DDR [ править ]

Хотя задержка доступа DRAM в основном ограничена массивом DRAM, DRAM имеет очень высокую потенциальную полосу пропускания, потому что каждое внутреннее чтение фактически представляет собой строку из многих тысяч битов. Чтобы сделать большую часть этой полосы пропускания доступной для пользователей, был разработан интерфейс с удвоенной скоростью передачи данных. При этом используются те же команды, принимаемые один раз за цикл, но считываются или записываются два слова данных за такт. Интерфейс DDR выполняет это, считывая и записывая данные как по переднему, так и по заднему фронту тактового сигнала. Кроме того, некоторые незначительные изменения в синхронизации интерфейса SDR были сделаны задним числом, а напряжение питания было снижено с 3,3 до 2,5 В. В результате DDR SDRAM не имеет обратной совместимости с SDR SDRAM.

DDR SDRAM (иногда называемая DDR1 для большей ясности) удваивает минимальную единицу чтения или записи; каждый доступ относится как минимум к двум последовательным словам.

Типичные тактовые частоты DDR SDRAM составляют 133, 166 и 200 МГц (7,5, 6 и 5 нс / цикл), обычно называемые DDR-266, DDR-333 и DDR-400 (3,75, 3 и 2,5 нс на такт). Соответствующие 184-контактные модули DIMM известны как PC-2100, PC-2700 и PC-3200. Доступна производительность до DDR-550 (PC-4400).

DDR2 [ править ]

DDR2 SDRAM очень похожа на DDR SDRAM, но снова удваивает минимальную единицу чтения или записи до четырех последовательных слов. Протокол шины также был упрощен, чтобы обеспечить более высокую производительность. (В частности, удалена команда "burst terminate".) Это позволяет удвоить скорость шины SDRAM без увеличения тактовой частоты операций внутренней RAM; вместо этого внутренние операции выполняются в блоках, в четыре раза шире SDRAM. Кроме того, был добавлен дополнительный вывод адреса банка (BA2), позволяющий использовать восемь банков на больших микросхемах ОЗУ.

Типичные тактовые частоты DDR2 SDRAM составляют 200, 266, 333 или 400 МГц (периоды 5, 3,75, 3 и 2,5 нс), обычно описываются как DDR2-400, DDR2-533, DDR2-667 и DDR2-800 (периоды 2,5, 1,875, 1,5 и 1,25 нс). Соответствующие 240-контактные модули DIMM известны как от PC2-3200 до PC2-6400. DDR2 SDRAM теперь доступна с тактовой частотой 533 МГц, обычно называемой DDR2-1066, а соответствующие модули DIMM известны как PC2-8500 (также называемые PC2-8600 в зависимости от производителя). Доступна производительность до DDR2-1250 (PC2-10000).

Обратите внимание: поскольку внутренние операции выполняются на 1/2 тактовой частоты, память DDR2-400 (внутренняя тактовая частота 100 МГц) имеет несколько более высокую задержку, чем DDR-400 (внутренняя тактовая частота 200 МГц).

DDR3 [ править ]

DDR3 продолжает тенденцию, удваивая минимальную единицу чтения или записи до восьми последовательных слов. Это позволяет еще раз удвоить пропускную способность и частоту внешней шины, не изменяя тактовую частоту внутренних операций, а только ширину. Чтобы поддерживать 800–1600 M передач / с (оба фронта тактовой частоты 400–800 МГц), внутренний массив RAM должен выполнять 100–200 M выборок в секунду.

Опять же, с каждым удвоением обратная сторона - увеличивающаяся задержка . Как и во всех поколениях DDR SDRAM, команды по-прежнему ограничены одним фронтом тактовой частоты, а задержки команд указываются в тактовых циклах, которые составляют половину скорости обычно указываемой скорости передачи ( задержка CAS 8 с DDR3-800 равна 8 / (400 МГц) = 20 нс, точно такая же задержка, как у CAS2 на PC100 SDR SDRAM).

Микросхемы памяти DDR3 производятся на коммерческой основе ^[15], и компьютерные системы, использующие их, были доступны со второй половины 2007 года ^[16], а с 2008 года широко используются. ^[17] Первоначальные тактовые частоты составляли 400 и 533 МГц, которые описаны как DDR3-800 и DDR3-1066 (модули PC3-6400 и PC3-8500), но 667 и 800 МГц, описанные как DDR3-1333 и DDR3-1600 ( Модули PC3-10600 и PC3-12800) стали обычными. ^[18] Возможна производительность до DDR3-2800 (модули PC3 22400). ^[19]

DDR4 [ править ]

DDR4 SDRAM является преемником DDR3 SDRAM . Он был представлен на форуме разработчиков Intel в Сан-Франциско в 2008 году и должен был быть выпущен на рынок в течение 2011 года. Сроки значительно варьировались во время его разработки - первоначально предполагалось, что он будет выпущен в 2012 году ^[20] и позже (в течение 2010), который, как ожидается, будет выпущен в 2015 году, ^[21] до того, как образцы были объявлены в начале 2011 года, и производители начали объявлять, что коммерческое производство и выпуск на рынок ожидается в 2012 году. DDR4 достигла массового распространения на рынке примерно в 2015 году, что сопоставимо с приблизительно Пять лет потребовалось DDR3 для перехода на массовый рынок к DDR2.

Микросхемы DDR4 работают при напряжении 1,2  В или менее ^{[22] [23]} по сравнению с 1,5 В микросхем DDR3 и имеют более 2 миллиардов передач данных в секунду. Ожидается, что они будут введены с частотой 2133 МГц, которая, по оценкам, вырастет до 4266 МГц ^[24] и снизит напряжение до 1,05 В ^[25] к 2013 году.

DDR4 не будет снова удваивать внутреннюю ширину предварительной выборки, но будет использовать ту же предварительную выборку 8 n, что и DDR3. ^[26] Таким образом, будет необходимо чередовать чтения из нескольких банков, чтобы обеспечить занятость шины данных.

В феврале 2009 года компания Samsung провела валидацию 40-нм микросхем DRAM, что считается «значительным шагом» на пути к развитию DDR4 ^[27] , поскольку с 2009 года текущие микросхемы DRAM только начинали переходить на 50-нм техпроцесс. ^[28] В январе 2011 года Samsung объявила о завершении и выпуске для тестирования 30-нм модуля DDR4 DRAM объемом 2 ГБ ( ГиБ ). Он имеет максимальную пропускную способность 2,13  Гбит / с при 1,2 В, использует технологию псевдо открытого стока и потребляет на 40% меньше энергии, чем аналогичный модуль DDR3. ^{[29] [30]}

DDR5 [ править ]

В марте 2017 года JEDEC объявил, что стандарт DDR5 находится в стадии разработки ^[31], но не предоставил никаких подробностей, за исключением целей удвоения пропускной способности DDR4, снижения энергопотребления и публикации стандарта в 2018 году. Стандарт был выпущен 14 июля 2020 года. . ^[32]

Неудачные преемники [ править ]

В дополнение к DDR было предложено несколько других технологий памяти, которые пришли на смену SDR SDRAM.

Rambus DRAM (RDRAM) [ править ]

RDRAM была запатентованной технологией, которая конкурировала с DDR. Его относительно высокая цена и неутешительная производительность (в результате высоких задержек и узкого 16-битного канала данных по сравнению с 64-битным каналом DDR) заставили его проиграть гонку за успехом в SDR DRAM.

DRAM с синхронной связью (SLDRAM) [ править ]

SLDRAM отличался более высокой производительностью и конкурировал с RDRAM. Он был разработан в конце 1990-х консорциумом SLDRAM. Консорциум SLDRAM состоит из около 20 крупных производителей DRAM и компьютерной индустрии. (Консорциум SLDRAM был зарегистрирован как SLDRAM Inc., а затем изменил свое название на Advanced Memory International, Inc.). SLDRAM был открытым стандартом и не требовал лицензионных сборов. В спецификациях требовалась 64-битная шина, работающая с тактовой частотой 200, 300 или 400 МГц. Это достигается за счет того, что все сигналы находятся на одной линии, что позволяет избежать синхронизации нескольких линий. Подобно DDR SDRAM , SLDRAM использует шину с двойной подкачкой, что дает ей эффективную скорость 400, ^[33] 600, ^[34] или 800 МТ / с .

SLDRAM использовала 11-битную командную шину (10 командных битов CA9: 0 плюс одна строка FLAG начала команды) для передачи 40-битных командных пакетов на 4 последовательных фронтах дифференциальной командной тактовой частоты (CCLK / CCLK #). В отличие от SDRAM, здесь не было сигналов выбора для каждого кристалла; каждому чипу был присвоен идентификатор при сбросе, и команда содержала идентификатор чипа, который должен его обработать. Данные передавались пакетами из 4 или 8 слов по 18-битной (на чип) шине данных с использованием одного из двух дифференциальных тактовых сигналов (DCLK0 / DCLK0 # и DCLK1 / DCLK1 #). В отличие от стандартной SDRAM, часы генерируются источником данных (микросхемой SLDRAM в случае операции чтения) и передаются в том же направлении, что и данные, что значительно снижает перекос данных. Чтобы избежать необходимости в паузе при изменении источника DCLK, каждая команда указывала, какую пару DCLK она будет использовать.^[35]

Базовая команда чтения / записи состояла из (начиная с CA9 первого слова):

• 9 бит идентификатора устройства
• 6 бит команды
• 3 бита адреса банка
• 10 или 11 бит адреса строки
• 5 или 4 запасных бита для расширения строки или столбца
• 7 бит адреса столбца

У отдельных устройств были 8-битные идентификаторы. 9-й бит идентификатора, отправляемого в командах, использовался для адресации нескольких устройств. Любая выровненная группа размером с степень двойки могла быть адресована. Если переданный msbit был установлен, все младшие биты до младшего 0 бит переданного адреса включительно игнорировались для "это адресовано мне?" целей. (Если бит ID8 фактически считается менее значимым, чем бит ID0, сопоставление адресов одноадресной рассылки становится особым случаем этого шаблона.)

Команда чтения / записи очистила msbit:

• CMD5 = 0
• CMD4 = 1, чтобы открыть (активировать) указанную строку; CMD4 = 0 для использования текущей открытой строки
• CMD3 = 1 для передачи пакета из 8 слов; CMD3 = 0 для пакета из 4 слов
• CMD2 = 1 для записи, CMD2 = 0 для чтения
• CMD1 = 1, чтобы закрыть строку после этого доступа; CMD1 = 0, чтобы оставить его открытым
• CMD0 выбирает пару DCLK для использования (DCLK1 или DCLK0)

Заметным упущением в спецификации было разрешение побайтовой записи; он был разработан для систем с кешами и памятью ECC , которые всегда производят запись в количестве, кратном строке кэша.

Дополнительные команды (с установленным CMD5) открывали и закрывали строки без передачи данных, выполняли операции обновления, считывали или записывали регистры конфигурации и выполняли другие операции обслуживания. Большинство этих команд поддерживали дополнительный 4-битный субидентификатор (отправляемый как 5 бит с использованием той же кодировки с множеством адресатов, что и первичный ID), который можно было использовать для различения устройств, которым был назначен один и тот же первичный ID, поскольку они были подключены в параллельно и всегда читать / писать одновременно.

Было несколько 8-битных регистров управления и 32-битных регистров состояния для управления различными параметрами синхронизации устройства.

Память виртуальных каналов (VCM) SDRAM [ править ]

VCM был проприетарным типом SDRAM, который был разработан NEC , но выпущен как открытый стандарт без лицензионных сборов. Он совместим по выводам со стандартной SDRAM, но команды другие. Технология была потенциальным конкурентом RDRAM, потому что VCM была не так дорого, как RDRAM. Модуль памяти виртуального канала (VCM) механически и электрически совместим со стандартной SDRAM, поэтому поддержка обоих зависит только от возможностей контроллера памяти . В конце 1990-х годов ряд чипсетов северного моста ПК (например, популярные VIA KX133 и KT133 ) включали поддержку VCSDRAM.

VCM вставляет кэш SRAM из 16 «канальных» буферов, каждый размером 1/4 строки «сегмент», между строками считывающего усилителя банков DRAM и выводами ввода / вывода данных. Команды «Предварительная выборка» и «Восстановление», уникальные для VCSDRAM, копируют данные между строкой усилителя считывания DRAM и буферами каналов, в то время как эквивалент команд чтения и записи SDRAM определяет номер канала для доступа. Таким образом, чтение и запись могут выполняться независимо от текущего активного состояния массива DRAM, при этом эквивалент четырех полных строк DRAM, «открытых» для доступа одновременно. Это улучшение по сравнению с двумя открытыми рядами, которые возможны в стандартной двухбанковской SDRAM. (На самом деле для некоторых операций используется 17-й «фиктивный канал».)

Для чтения из VCSDRAM после активной команды требуется команда «предварительной выборки» для копирования данных из массива усилителей считывания в SDRAM канала. Эта команда определяет банк, два бита адреса столбца (для выбора сегмента строки) и четыре бита номера канала. Как только это будет выполнено, массив DRAM может быть предварительно заряжен, в то время как команды чтения в буфер канала продолжаются. Для записи сначала данные записываются в буфер канала (обычно предварительно инициализируемый с помощью команды предварительной выборки), затем команда восстановления с теми же параметрами, что и команда предварительной выборки, копирует сегмент данных из канала в массив усилителей считывания.

В отличие от обычной записи SDRAM, которая должна выполняться в активную (открытую) строку, банк VCSDRAM должен быть предварительно заряжен (закрыт) при подаче команды восстановления. Активная команда сразу после команды восстановления указывает строку DRAM завершает запись в массив DRAM. Кроме того, имеется 17-й «фиктивный канал», который позволяет записывать в текущую открытую строку. Он не может быть прочитан, но может быть предварительно загружен, записан и восстановлен в массиве усилителей считывания. ^{[36] [37]}

Хотя обычно сегмент восстанавливается по тому же адресу памяти, из которого он был предварительно выбран, буферы каналов также могут использоваться для очень эффективного копирования или очистки больших, выровненных блоков памяти. (Использование сегментов четверти строки обусловлено тем фактом, что ячейки DRAM уже, чем ячейки SRAM. Биты SRAM рассчитаны на четыре бита DRAM и удобно соединены с одним из четырех битов DRAM, которые они соединяют.) Дополнительно команды выполняют предварительную выборку пары сегментов в пару каналов, а необязательная команда объединяет предварительную выборку, чтение и предварительную зарядку, чтобы уменьшить накладные расходы на случайные чтения.

Выше приведены стандартизированные команды JEDEC. Более ранние чипы не поддерживали фиктивный канал или предварительную выборку пары и использовали другую кодировку для предварительной загрузки.

Как показано здесь, 13-битная адресная шина подходит для устройств до 128 Мбит. Он имеет два банка, каждый из которых содержит 8192 строки и 8192 столбца. Таким образом, адреса строк составляют 13 бит, адреса сегментов - два бита, а для выбора одного байта из 2048 бит (256 байтов) в сегменте требуется восемь бит адреса столбца.

ОЗУ синхронной графики (SGRAM) [ править ]

ОЗУ синхронной графики (SGRAM) - это специализированная форма SDRAM для графических адаптеров. Он разработан для задач, связанных с графикой, таких как память текстур и кадровые буферы , которые есть на видеокартах . Он добавляет такие функции, как битовая маскировка (запись в заданную битовую плоскость без влияния на другие) и блочную запись (заполнение блока памяти одним цветом). В отличие от VRAM и WRAM , SGRAM однопортовый. Однако он может открывать две страницы памяти одновременно, что имитирует двухпортовый характер других технологий видеопамяти.

Самая ранняя известная память SGRAM - это чипы на 8  Мбайт ( Mibit ), датируемые 1994 годом: Hitachi HM5283206, представленный в ноябре 1994 года ^[38], и NEC µPD481850, представленный в декабре 1994 года. ^[39] Самое раннее известное коммерческое устройство, использующее SGRAM является Sony «s PlayStation (PS) игровая консоль , начиная с японской SCPH-5000 модель , выпущенная в декабре 1995 года, используя чип NEC μPD481850. ^{[40] [41]}

Графика с удвоенной скоростью передачи данных SDRAM (GDDR SDRAM) [ править ]

Графика с удвоенной скоростью передачи данных SDRAM ( GDDR SDRAM ) - это тип специализированной памяти DDR SDRAM, предназначенной для использования в качестве основной памяти графических процессоров (GPU). GDDR SDRAM отличается от обычных типов DDR SDRAM, таких как DDR3, хотя они используют некоторые основные технологии. Их основными характеристиками являются более высокие тактовые частоты как для ядра DRAM, так и для интерфейса ввода-вывода, что обеспечивает большую пропускную способность памяти для графических процессоров. По состоянию на 2018 год существует шесть последовательных поколений GDDR: GDDR2 , GDDR3 , GDDR4 , GDDR5 и GDDR5X , GDDR6 .

Изначально GDDR была известна как DDR SGRAM. Он был коммерчески представлен как чип памяти на 16 Мбайт компанией Samsung Electronics в 1998 году ^[8]. 

Память с высокой пропускной способностью (HBM) [ править ]

Память с высокой пропускной способностью (HBM) - это высокопроизводительный интерфейс RAM для трехмерной SDRAM от Samsung , AMD и SK Hynix . Он разработан для использования вместе с высокопроизводительными графическими ускорителями и сетевыми устройствами. ^[42] Первый чип памяти HBM был произведен SK Hynix в 2013 году. ^[43]

Хронология [ править ]

SDRAM [ править ]

SGRAM и HBM [ править ]

См. Также [ править ]

• GDDR (графическая DDR) и ее подтипы GDDR2 , GDDR3 , GDDR4 и GDDR5
• Список пропускной способности устройства
• Обнаружение последовательного присутствия - EEPROM с данными синхронизации на модулях SDRAM
• SDRAM Tutorial - Flash-сайт, созданный студентами Тель-Авивского университета
• Краткий, но тщательный обзор зависимостей архитектуры / терминологии SDRAM и времени выполнения команд в High-Performance DRAM System Design Constraints and considerations , магистерской диссертации Университета Мэриленда.

Ссылки [ править ]

Внешние ссылки [ править ]

• Все, что вы всегда хотели знать о SDRAM (памяти), но боялись спросить , август 2010, AnandTech
• Understanding RAM Timings , май 2011 г., аппаратные секреты
• Спецификация PC SDRAM, ред. 1.7
• 133 МГц PC133 SDRAM SO-DIMM Технические характеристики
• Спецификация PC SDRAM Serial Presence Detect (SPD), версия 1.2B