Динамическая память с произвольным доступом

У этой статьи нечеткий стиль цитирования . Используемые ссылки можно сделать более ясными с помощью другого или последовательного стиля цитирования и сносок . ( Апрель 2019 г. ) ( Узнайте, как и когда удалить этот шаблон сообщения )

Умереть фотография Micron Technology MT4C1024 DRAM интегральной схемы . Его емкость составляет 1  мегабит, эквивалент битов или 128 кбайт. ^[1]${\ displaystyle 2 ^ {20}}$

Динамическая память с произвольным доступом ( динамическое ОЗУ или DRAM ) - это тип полупроводниковой памяти с произвольным доступом, в которой каждый бит данных хранится в ячейке памяти, состоящей из крошечного конденсатора и транзистора , которые обычно основаны на металл-оксид-полупроводник (MOS ) технология. Конденсатор можно заряжать или разряжать; эти два состояния используются для представления двух значений бита, обычно называемых 0 и 1. Электрический заряд на конденсаторах медленно утекает, поэтому без вмешательства данные на микросхеме скоро будут потеряны. Чтобы предотвратить это, DRAM требует внешнегосхема обновления памяти, которая периодически перезаписывает данные в конденсаторах, восстанавливая их первоначальный заряд. Этот процесс обновления является определяющей характеристикой динамической памяти с произвольным доступом, в отличие от статической памяти с произвольным доступом (SRAM), которая не требует обновления данных. В отличие от флэш-памяти , DRAM является энергозависимой памятью (по сравнению с энергонезависимой памятью ), поскольку она быстро теряет свои данные при отключении питания. Однако DRAM действительно демонстрирует ограниченную остаточную способность данных .

DRAM обычно имеет форму микросхемы интегральной схемы , которая может состоять из десятков и миллиардов ячеек памяти DRAM. Микросхемы DRAM широко используются в цифровой электронике, где требуется недорогая компьютерная память большой емкости . Одно из самых больших приложений для DRAM - это основная память (в просторечии называемая «RAM») в современных компьютерах и графических картах (где «основная память» называется графической памятью ). Он также используется во многих портативных устройствах и видеоиграх.консоли. Напротив, SRAM, которая быстрее и дороже DRAM, обычно используется там, где скорость имеет большее значение, чем стоимость и размер, например, в кэш-памяти в процессорах .

Из-за потребности в системе для выполнения обновления DRAM имеет более сложные схемы и требования к синхронизации, чем SRAM, но она используется гораздо более широко. Преимущество DRAM заключается в структурной простоте ячеек памяти: для каждого бита требуется только один транзистор и конденсатор по сравнению с четырьмя или шестью транзисторами в SRAM. Это позволяет DRAM достигать очень высокой плотности , делая DRAM намного дешевле в расчете на бит. Используемые транзисторы и конденсаторы чрезвычайно малы; миллиарды могут уместиться на одной микросхеме памяти. Из-за динамической природы ячеек памяти DRAM потребляет относительно большое количество энергии с различными способами управления энергопотреблением. ^[2]

Цена на бит DRAM выросла на 47% в 2017 году, что является самым большим скачком за 30 лет после скачка на 45% в 1988 году, в то время как в последние годы цена снижалась. ^[3]

История [ править ]

Криптоаналитической машина под кодовым названием «Водолей» используется в Блетчли Парк во время Второй мировой войны включены жесткий проводной динамической памяти. Бумажная лента была прочитана, и символы на ней «запомнились в динамическом хранилище ... В хранилище использовалась большая батарея конденсаторов, которые были либо заряжены, либо нет, заряженный конденсатор, представляющий крест (1), и незаряженная конденсаторная точка ( 0). Поскольку заряд постепенно утекал, был применен периодический импульс для пополнения заряда (отсюда и термин «динамический») ». ^[4]

В 1964 году Арнольд Фарбер и Юджин Шлиг, работающие в IBM, создали ячейку памяти с жестким подключением, используя затвор транзистора и защелку туннельного диода . Они заменили защелку двумя транзисторами и двумя резисторами , конфигурация, которая стала известна как ячейка Фарбера-Шлига. В том же году они подали заявку на закрытие изобретения, но сначала она была отклонена. ^{[5] [6]} В 1965 году Бенджамин Агуста и его команда в IBM создали 16-битный кремниевый чип памяти на основе ячейки Фарбера-Шлига с 80 транзисторами, 64 резисторами и 4 диодами. Toshiba "Toscal" БК-1411 электронный калькулятор , который был введен в ноябре 1965 г. ^{[7] [8]} использовалась форма емкостной DRAM (180 бит), построенной из дискретных биполярных ячеек памяти. ^{[7] [9]}

Самые ранние формы DRAM, упомянутые выше, использовали биполярные транзисторы. Хотя она предлагала более высокую производительность по сравнению с памятью с магнитным сердечником , биполярная память DRAM не могла конкурировать с более низкой ценой доминирующей в то время памяти с магнитным сердечником. ^[10] Конденсаторы были также использованы для более ранних схем памяти, таких как барабан Атанасофф-Berry Computer , в трубки Williams и трубки Selectron .

Изобретение полевого МОП - транзистора (металл-оксид-полупроводник полевой транзистор ), также известный как МОП - транзистора, путем Mohamed Atalla и Давон Канг в Bell Labs в 1959 году, ^[11] привело к развитию металл-оксид-полупроводник ( MOS) DRAM. В 1966 году доктор Роберт Деннард из исследовательского центра IBM Thomas J. Watson работал над МОП-памятью и пытался создать альтернативу SRAM, которая требовала шести МОП-транзисторов для каждого бита.данных. Изучая характеристики МОП-технологии, он обнаружил, что она способна создавать конденсаторы, и что сохранение заряда или отсутствие заряда на МОП-конденсаторе может представлять 1 и 0 бита, в то время как МОП-транзистор может управлять записью заряда в конденсатор. Это привело к его разработке ячейки памяти MOS DRAM с одним транзистором. ^[12] Он подал патент в 1967 году и получил патент США под номером 3 387 286 в 1968 году. ^[13] MOS-память предлагала более высокую производительность, была дешевле и потребляла меньше энергии, чем память на магнитных сердечниках. ^[14]

Микросхемы MOS DRAM были коммерциализированы в 1969 году компанией Advanced Memory system, Inc., Саннивейл, Калифорния . Этот 1000-битный чип был продан компаниям Honeywell , Raytheon , Wang Laboratories и другим. В том же году Honeywell попросила Intel создать DRAM с использованием разработанной ими трехтранзисторной ячейки. Это стало Intel 1102 в начале 1970 года. ^[15] Однако у 1102 было много проблем, что побудило Intel начать работу над улучшенным дизайном в секрете, чтобы избежать конфликта с Honeywell. Это первая коммерчески доступная память DRAM, Intel 1103 , в октябре 1970 года, несмотря на первоначальные проблемы с низкой производительностью до пятой ревизии масок.. 1103 был разработан Джоэлом Карпом и выложен Пэтом Эрхартом. Маски были вырезаны Барбарой Манесс и Джуди Гарсия. ^{[16] [ оригинальное исследование? ]} MOS-память обогнала память на магнитных сердечниках в качестве доминирующей технологии памяти в начале 1970-х годов. ^[14]

Первой DRAM с мультиплексированными адресными строками строк и столбцов была DRAM Mostek MK4096 4 кбит, разработанная Робертом Пробстингом и представленная в 1973 году. Эта схема адресации использует одни и те же адресные контакты для приема младшей и старшей половин адреса ячейки памяти. ссылаясь, переключение между двумя половинами по чередующемуся циклу шины. Это был радикальный шаг вперед, фактически уменьшивший вдвое количество требуемых адресных строк, что позволило ему поместиться в пакеты с меньшим количеством контактов, а это ценовое преимущество росло с каждым скачком объема памяти. MK4096 оказался очень надежной конструкцией для пользовательских приложений. При плотности 16 кбит преимущество в стоимости увеличилось; 16 кбит Mostek MK4116 DRAM, ^{[17] [18]}представленный в 1976 году, он занял более 75% мирового рынка DRAM. Однако по мере увеличения плотности до 64 кбит в начале 1980-х, Mostek и другие производители США уступили место японским производителям DRAM, которые доминировали на американском и мировом рынках в 1980-х и 1990-х годах.

В начале 1985 года Гордон Мур решил отстранить Intel от производства DRAM. ^[19] К 1986 году все производители микросхем в США прекратили производство DRAM. ^[20]

В 1985 году, когда микросхемы памяти DRAM объемом 64 КБ были наиболее распространенными микросхемами памяти, используемыми в компьютерах, и когда более 60 процентов этих микросхем были произведены японскими компаниями, производители полупроводников в Соединенных Штатах обвинили японские компании в экспортном демпинге с целью стимулирования продаж. производители микросхем памяти в США. ^[21]

Синхронная динамическая память с произвольным доступом (SDRAM) была разработана компанией Samsung . Первым коммерческим чипом SDRAM был Samsung KM48SL2000, который имел емкость 16 Мб , ^[22] и был представлен в 1992 году. ^[23] Первым коммерческим чипом памяти DDR SDRAM ( SDRAM с удвоенной скоростью передачи данных ) был чип Samsung DDR SDRAM на 64 Мб. , выпущен в 1998 году. ^[24]  

Позже, в 2001 году, японские производители DRAM обвинили корейских производителей DRAM в демпинге. ^[25]

В 2002 году американские производители компьютеров заявили о фиксировании цен на DRAM .

Принципы работы [ править ]

Принципы работы для чтения простого массива 4 4 DRAM${\ displaystyle \ times}$

DRAM обычно размещается в прямоугольном массиве ячеек накопления заряда, состоящем из одного конденсатора и транзистора на бит данных. На рисунке справа показан простой пример с матрицей ячеек четыре на четыре. Некоторые матрицы DRAM состоят из многих тысяч ячеек по высоте и ширине. ^{[26] [27]}

Длинные горизонтальные линии, соединяющие каждую строку, называются строками слов. Каждый столбец ячеек состоит из двух битовых линий, каждая из которых связана со всеми остальными ячейками памяти в столбце (рисунок справа не включает эту важную деталь). Они обычно известны как битовые линии «+» и «-».

Усилитель считывания является по существу пара кросс-соединенных инверторов между битовыми линиями. Первый инвертор соединен с входом с битовой строки + и выходом с битовой линией -. Вход второго инвертора - это битовая строка - с выходом - битовая линия +. Это приводит к положительной обратной связи, которая стабилизируется после того, как одна битовая линия полностью достигает максимального напряжения, а другая битовая линия - минимально возможного напряжения.

Операции чтения бита данных из ячейки памяти DRAM [ править ]

1. Усилители считывания отключены. ^[28]
2. Битовые линии предварительно заряжаются до точно равных напряжений, которые находятся между высоким и низким логическими уровнями (например, 0,5 В, если два уровня - 0 и 1 В). Битовые линии физически симметричны, чтобы поддерживать равную емкость, и поэтому в это время их напряжения равны. ^[28]
3. Цепь предварительной зарядки отключена. Поскольку разрядные линии относительно длинные, у них достаточно емкости, чтобы поддерживать предварительно заряженное напряжение в течение короткого времени. Это пример динамической логики . ^[28]
4. Затем на словарной шине желаемой строки устанавливается высокий уровень, чтобы подключить накопительный конденсатор ячейки к ее разрядной шине. Это заставляет транзистор проводить, передавая заряд от ячейки памяти к подключенной битовой линии (если сохраненное значение равно 1) или от подключенной битовой линии к ячейке памяти (если сохраненное значение равно 0). Поскольку емкость разрядной линии обычно намного выше, чем емкость накопительной ячейки, напряжение на разрядной линии увеличивается очень незначительно, если конденсатор накопительной ячейки разряжен, и очень незначительно уменьшается, если накопительная ячейка заряжена (например, 0,54 и 0,45 В в двух случаях). Поскольку другая битовая линия содержит 0,50 В, существует небольшая разница в напряжении между двумя скрученными битовыми линиями. ^[28]
5. Усилители считывания теперь подключены к парам битовых линий. Затем возникает положительная обратная связь от инверторов с перекрестным соединением, тем самым усиливая небольшую разницу напряжений между битовыми линиями нечетной и четной строк определенного столбца, пока одна битовая линия не будет полностью на самом низком напряжении, а другая - на максимальном высоком напряжении. Как только это произошло, строка становится «открытой» (желаемые данные ячейки доступны). ^[28]
6. Все ячейки памяти в открытом ряду воспринимаются одновременно, а выходы усилителя считывания фиксируются. Затем адрес столбца выбирает, какой бит защелки подключать к внешней шине данных. Чтение разных столбцов в одной строке может выполняться без задержки открытия строки, потому что для открытой строки все данные уже были обнаружены и зафиксированы. ^[28]
7. Во время чтения столбцов в открытой строке ток течет обратно по битовым линиям с выхода усилителей считывания и заряжает ячейки памяти. Это усиливает (то есть «обновляет») заряд в накопительной ячейке, увеличивая напряжение накопительного конденсатора, если он был заряжен вначале, или поддерживая его разряженным, если он был пуст. Обратите внимание, что из-за длины битовых линий существует довольно большая задержка распространения для передачи заряда обратно на конденсатор ячейки. Это занимает значительное время после окончания усиления чувствительности и, таким образом, перекрывается с считыванием одного или нескольких столбцов. ^[28]
8. Когда закончено чтение всех столбцов в текущей открытой строке, словарная линия отключается, чтобы отсоединить конденсаторы запоминающей ячейки (строка "закрыта") от битовых линий. Усилитель считывания выключается, и битовые линии снова заряжаются. ^[28]

Для записи в память [ править ]

Для хранения данных открывается строка, и считывающий усилитель данного столбца временно переводится в желаемое состояние высокого или низкого напряжения, тем самым заставляя разрядную линию заряжать или разряжать накопительный конденсатор ячейки до желаемого значения. Из-за конфигурации положительной обратной связи усилителя считывания он будет удерживать битовую линию при стабильном напряжении даже после того, как вынуждающее напряжение будет снято. Во время записи в конкретную ячейку все столбцы в строке воспринимаются одновременно, как и во время чтения, поэтому, хотя заряд конденсатора ячейки памяти изменяется только в одном столбце, вся строка обновляется (записывается обратно), как показано на цифра справа. ^[28]

Частота обновления [ править ]

Обычно производители указывают, что каждая строка должна обновляться каждые 64 мс или меньше, как определено стандартом JEDEC .

Некоторые системы обновляют каждую строку в пике активности, включающем все строки, каждые 64 мс. Другие системы обновляют одну строку за раз с интервалом в 64 мс. Например, для системы с 2 ¹³  = 8 192 строками потребуется ступенчатая частота обновления одной строки каждые 7,8 мкс, что составляет 64 мс, разделенных на 8 192 строки. Некоторые системы реального времени обновляют часть памяти во время, определяемое функцией внешнего таймера, который управляет работой остальной системы, например интервал вертикального гашения, который происходит каждые 10–20 мс в видеооборудовании.

Адрес строки, которая будет обновлена ​​следующей, поддерживается внешней логикой или счетчиком в DRAM. Система, которая предоставляет адрес строки (и команду обновления), делает это, чтобы иметь больший контроль над тем, когда обновлять и какую строку обновлять. Это сделано для минимизации конфликтов при доступе к памяти, поскольку такая система знает как шаблоны доступа к памяти, так и требования к обновлению DRAM. Когда адрес строки предоставляется счетчиком в DRAM, система теряет контроль над обновленной строкой и предоставляет только команду обновления. Некоторые современные DRAM способны самообновляться; никакой внешней логики не требуется, чтобы дать команду DRAM обновить или предоставить адрес строки.

При некоторых условиях большая часть данных в DRAM может быть восстановлена, даже если DRAM не обновлялся в течение нескольких минут. ^[29]

Время памяти [ править ]

Для полного описания времени работы DRAM требуется множество параметров. Вот несколько примеров для двух уровней синхронизации асинхронной DRAM из таблицы данных, опубликованной в 1998 году: ^[30]

Таким образом, обычно цитируемое число - это время доступа / RAS. Пришло время прочитать случайный бит из предварительно заряженного массива DRAM. Время на чтение дополнительных бит с открытой страницы намного меньше.

Когда к такому ОЗУ обращается синхронизированная логика, время обычно округляется до ближайшего тактового цикла. Например, при доступе со стороны конечного автомата 100 МГц (т. Е. Тактовая частота 10 нс) DRAM 50 нс может выполнять первое чтение за пять тактов и дополнительные чтения в пределах той же страницы каждые два тактовых цикла. Обычно это описывалось как "5-2-2-2" , так как пакеты из четырех чтений в пределах страницы были обычным явлением.

При описании синхронной памяти синхронизация описывается счетчиками тактовых циклов, разделенными дефисами. Эти числа представляют t _CL - t _RCD - t _RP - t _RAS в единицах времени тактового цикла DRAM. Обратите внимание, что это половина скорости передачи данных, когда используется сигнализация с удвоенной скоростью передачи данных . Стандартная синхронизация JEDEC PC3200 составляет 3-4-8 ^[31] с тактовой частотой 200 МГц, в то время как высокопроизводительный модуль DIMM DDR DRAM DIMM PC3200 может работать с синхронизацией 2-2-2-5 . ^[32]

Минимальное время произвольного доступа улучшилось с t _RAC  = 50 нс до t _RCD + t _CL = 22,5 нс , и даже вариант премиум-класса 20 нс только в 2,5 раза лучше по сравнению с типичным случаем (примерно в 2,22 раза лучше). Задержка CAS улучшилась еще меньше, с t _CAC = 13 нс до 10 нс. Однако память DDR3 обеспечивает в 32 раза более высокую пропускную способность; из - за внутренней конвейерная и широких каналов передачи данных, он может выводить два слова каждые 1,25 нс (1 600  Mword / с) , в то время как EDO DRAM , может выводить одно слово за т _ПК  = 20 нс (50 Mword / с).

Сокращения времени [ править ]

Дизайн ячейки памяти [ править ]

Каждый бит данных в DRAM хранится как положительный или отрицательный электрический заряд в емкостной структуре. Структура, обеспечивающая емкость, а также транзисторы, управляющие доступом к ней, в совокупности называются ячейкой DRAM . Они являются фундаментальным строительным блоком массивов DRAM. Существует несколько вариантов ячеек памяти DRAM, но наиболее часто используемый вариант в современных DRAM - это ячейка с одним транзистором и одним конденсатором (1T1C). Транзистор используется для пропускания тока в конденсатор во время записи и для разряда конденсатора во время чтения. Транзистор доступа предназначен для максимального увеличения мощности возбуждения и минимизации утечки транзистора-транзистора (Kenner, стр. 34).

Конденсатор имеет две клеммы, одна из которых подключена к транзистору доступа, а другая - к земле или к V _CC / 2. В современных DRAM чаще встречается последний случай, поскольку он обеспечивает более быструю работу. В современных DRAM для хранения логической единицы требуется напряжение + V _CC / 2 на конденсаторе; и напряжение -V _CC / 2 на конденсаторе требуется для хранения логического нуля. Электрический заряд, накопленный в конденсаторе, измеряется в кулонах . Для логической единицы заряд равен:, где Q - заряд в кулонах, а C - емкость в фарадах . Логический ноль имеет заряд: . ^[33]${\ textstyle Q = {V_ {CC} \ over 2} \ cdot C}$${\ textstyle Q = {- V_ {CC} \ над 2} \ cdot C}$

Для чтения или записи логической единицы требуется, чтобы на словарную шину было напряжение, большее, чем сумма V _CC и порогового напряжения транзистора доступа (V _TH ). Это напряжение называется V _CC накачкой (V _CCP ). Таким образом, время, необходимое для разряда конденсатора, зависит от того, какое логическое значение хранится в конденсаторе. Конденсатор, содержащий логическую единицу, начинает разряжаться, когда напряжение на выводе затвора транзистора доступа превышает V _CCP . Если конденсатор содержит логический ноль, он начинает разряжаться, когда напряжение на зажимах затвора превышает V _TH . ^[34]

Конструкция конденсатора [ править ]

Вплоть до середины 1980-х годов конденсаторы в ячейках DRAM были копланарными с транзистором доступа (они были построены на поверхности подложки), поэтому их называли планарными конденсаторами. Стремление к увеличению как плотности, так и, в меньшей степени, производительности требовало более плотных конструкций. Это было сильно мотивировано экономикой; Основное внимание для устройств DRAM, особенно для обычных DRAM. Минимизация площади ячеек DRAM может привести к созданию более плотного устройства (которое может быть продано по более высокой цене) или устройства по более низкой цене с той же емкостью. Начиная с середины 1980-х, конденсатор перемещали выше или ниже кремниевой подложки для достижения этих целей. Ячейки DRAM с конденсаторами над подложкой называются пакетными илигнутые пластинчатые конденсаторы; в то время как конденсаторы с заглубленными под поверхностью подложки называются траншейными конденсаторами. В 2000-х производители резко разделились по типу конденсаторов, используемых в их DRAM, и относительная стоимость и долгосрочная масштабируемость обеих конструкций были предметом широких споров. Большинство DRAM от крупных производителей, таких как Hynix , Micron Technology , Samsung Electronics, используют структуру многоуровневых конденсаторов, в то время как более мелкие производители, такие как Nanya Technology, используют структуру канальных конденсаторов (Jacob, стр. 355–357).

Конденсатор в схеме пакетированных конденсаторов построен над поверхностью подложки. Конденсатор изготовлен из диэлектрика оксид-нитрид-оксид (ONO), помещенного между двумя слоями поликремниевых пластин (верхняя пластина используется всеми ячейками DRAM в ИС), и его форма может быть прямоугольной, цилиндрической или какая-то другая более сложная форма. Существует два основных варианта пакетного конденсатора в зависимости от его расположения относительно битовой линии - конденсатор над битовой шиной (COB) и конденсатор под битовой шиной (CUB). В первом варианте конденсатор находится под битовой линией, которая обычно изготавливается из металла, а битовая линия имеет поликремний, который проходит вниз, чтобы подключить его к клемме истока транзистора доступа. В последнем варианте конденсатор построен над битовой линией,который почти всегда изготавливается из поликремния, но в остальном идентичен варианту COB. Преимущество варианта COB заключается в простоте создания контакта между битовой линией и источником транзистора доступа, поскольку он физически расположен близко к поверхности подложки. Однако для этого требуется, чтобы активная область располагалась под углом 45 градусов, если смотреть сверху, что затрудняет обеспечение того, чтобы контакт конденсатора не касался битовой линии. Ячейки CUB избегают этого, но страдают от трудностей при вставке контактов между битовыми линиями, поскольку размер элементов, находящихся так близко к поверхности, равен или близок к минимальному размеру элемента технологического процесса (Kenner, стр. 33–42).Преимущество варианта COB заключается в простоте создания контакта между битовой линией и источником транзистора доступа, поскольку он физически расположен близко к поверхности подложки. Однако для этого требуется, чтобы активная область располагалась под углом 45 градусов, если смотреть сверху, что затрудняет обеспечение того, чтобы контакт конденсатора не касался битовой линии. Ячейки CUB избегают этого, но страдают от трудностей при вставке контактов между битовыми линиями, поскольку размер элементов, находящихся так близко к поверхности, равен или близок к минимальному размеру элемента технологического процесса (Kenner, стр. 33–42).Преимущество варианта COB заключается в простоте создания контакта между битовой линией и источником транзистора доступа, поскольку он физически расположен близко к поверхности подложки. Однако для этого требуется, чтобы активная область располагалась под углом 45 градусов, если смотреть сверху, что затрудняет обеспечение того, чтобы контакт конденсатора не касался битовой линии. Ячейки CUB избегают этого, но страдают от трудностей при вставке контактов между битовыми линиями, поскольку размер элементов, находящихся так близко к поверхности, равен или близок к минимальному размеру элемента технологического процесса (Kenner, стр. 33–42).что затрудняет обеспечение того, чтобы контакт конденсатора не касался битовой линии. Ячейки CUB избегают этого, но страдают от трудностей при вставке контактов между битовыми линиями, поскольку размер элементов, находящихся так близко к поверхности, равен или близок к минимальному размеру элемента технологического процесса (Kenner, стр. 33–42).что затрудняет обеспечение того, чтобы контакт конденсатора не касался битовой линии. Ячейки CUB избегают этого, но страдают от трудностей при вставке контактов между битовыми линиями, поскольку размер элементов, находящихся так близко к поверхности, равен или близок к минимальному размеру элемента технологического процесса (Kenner, стр. 33–42).

Траншейный конденсатор изготавливается путем вытравливания глубокого отверстия в кремниевой подложке. Затем объем подложки, окружающий отверстие, сильно легируется, чтобы получить скрытую пластину n ⁺ и уменьшить сопротивление. Слой диэлектрика оксид-нитрид-оксид выращивается или осаждается, и, наконец, отверстие заполняется путем нанесения легированного поликремния, который образует верхнюю пластину конденсатора. Верхняя часть конденсатора соединена с выводом стока транзистора доступа через поликремниевую ленту (Kenner, стр. 42–44). Отношение глубины к ширине траншейного конденсатора в DRAM середины 2000-х годов может превышать 50: 1 (Jacob, p. 357).

Конденсаторы Trench имеют множество преимуществ. Поскольку конденсатор скрыт в основной массе подложки, а не лежит на ее поверхности, занимаемая им площадь может быть минимизирована до размера, необходимого для подключения его к выводу стока транзистора доступа без уменьшения размера конденсатора и, следовательно, емкости (Jacob, С. 356–357). В качестве альтернативы емкость можно увеличить, протравив более глубокое отверстие без увеличения площади поверхности (Kenner, стр. 44). Еще одно преимущество траншейного конденсатора заключается в том, что его структура находится под слоями металлических межсоединений, что позволяет более легко сделать их плоскими, что позволяет интегрировать его в технологический процесс с оптимизацией логики, который имеет много уровней межсоединений над подложкой. . Тот факт, что конденсатор находится под логикой, означает, что он сконструирован раньше, чем транзисторы.Это позволяет производить конденсаторы в высокотемпературных процессах, которые в противном случае ухудшили бы работу логических транзисторов и их производительность. Это делает траншейные конденсаторы подходящими для строительствавстроенная память DRAM (eDRAM) (Джейкоб, стр. 357). Недостатками траншейных конденсаторов являются трудности с надежной конструкцией конденсаторных структур внутри глубоких отверстий и с подключением конденсатора к выводу стока транзистора доступа (Kenner, стр. 44).

Исторические конструкции ячеек [ править ]

ИС DRAM первого поколения (емкостью 1 кбит), первой из которых была Intel 1103, использовала трехтранзисторную одноконденсаторную (3T1C) ячейку DRAM. Во втором поколении требование увеличения плотности за счет размещения большего количества битов в данной области или требование снижения стоимости за счет размещения того же количества битов в меньшей области приводят к почти повсеместному внедрению ячейки DRAM 1T1C, хотя пара устройств с емкостью 4 и 16 кбит продолжала использовать ячейку 3T1C по соображениям производительности (Kenner, стр. 6). Эти преимущества в производительности включали, что наиболее важно, возможность считывать состояние, хранящееся в конденсаторе, без его разряда, избегая необходимости записывать обратно то, что было считано (неразрушающее чтение). Второе преимущество в производительности связано с тем, что ячейка 3T1C имеет отдельные транзисторы для чтения и записи; контроллер памяти может использовать эту функцию для выполнения атомарных операций чтения-изменения-записи,где значение считывается, модифицируется и затем записывается в виде единой неделимой операции (Джейкоб, стр. 459).

Предлагаемые конструкции ячеек [ править ]

Ячейка DRAM с одним транзистором и нулевым конденсатором (1T) была предметом исследований с конца 1990-х годов. 1T DRAM - это другой способ построения базовой ячейки памяти DRAM, отличный от классической ячейки DRAM с одним транзистором / одним конденсатором (1T / 1C), которую также иногда называют «DRAM 1T», особенно по сравнению с 3T и 4T DRAM, которые он заменил в 1970-х годах.

В ячейках DRAM 1T бит данных все еще хранится в емкостной области, управляемой транзистором, но эта емкость больше не обеспечивается отдельным конденсатором. 1T DRAM - это конструкция разрядной ячейки «без конденсатора», в которой данные хранятся с использованием паразитной основной емкости, присущей кремниевым транзисторам на изоляторе (SOI) . Этот эффект плавающего тела, который считается помехой в логическом дизайне, может использоваться для хранения данных. Это дает ячейкам DRAM 1T наибольшую плотность, а также упрощает интеграцию с высокопроизводительными логическими схемами, поскольку они построены с использованием тех же технологических процессов SOI.

Обновление ячеек остается необходимым, но, в отличие от DRAM 1T1C, чтение в DRAM 1T является неразрушающим; накопленный заряд вызывает заметный сдвиг порогового напряжения транзистора. ^{[35] С точки} зрения производительности время доступа значительно лучше, чем у DRAM на основе конденсаторов, но немного хуже, чем у SRAM. Существует несколько типов DRAM 1T: коммерческая Z-RAM от Innovative Silicon, TTRAM ^[36] от Renesas и A-RAM от консорциума UGR / CNRS .

Структуры массивов [ править ]

Ячейки DRAM расположены в виде регулярного прямоугольного сетчатого шаблона для облегчения управления и доступа через строки слов и битовые строки. Физическая компоновка ячеек DRAM в массиве обычно проектируется так, чтобы две соседние ячейки DRAM в столбце совместно использовали один контакт битовой линии, чтобы уменьшить их площадь. Площадь ячейки DRAM задается как n F ² , где n - число, полученное из конструкции ячейки DRAM, а F - наименьший размер признака данной технологии процесса. Эта схема позволяет сравнивать размер DRAM для различных поколений технологии процесса, поскольку область ячеек DRAM масштабируется с линейной или почти линейной скоростью по отношению к размеру элемента. Типичная площадь современных ячеек DRAM колеблется в пределах 6–8 F ² .

Горизонтальный провод, линия слов, подключается к выводу затвора каждого транзистора доступа в своем ряду. Вертикальная битовая линия подключается к истоковому выводу транзисторов в ее столбце. Длина словарных и битовых строк ограничена. Длина словарной строки ограничена желаемой производительностью массива, поскольку время распространения сигнала, который должен пересекать словарную строку, определяется постоянной времени RC.. Длина битовой линии ограничена ее емкостью (которая увеличивается с длиной), которая должна оставаться в пределах диапазона для правильного восприятия (поскольку DRAM работают, считывая заряд конденсатора, выпущенного на битовую линию). Длина битовой строки также ограничена величиной рабочего тока, который может потреблять DRAM, и тем, как мощность может рассеиваться, поскольку эти две характеристики в значительной степени определяются зарядкой и разрядкой битовой линии.

Битовая архитектура [ править ]

Усилители чувствтребуются для чтения состояния, содержащегося в ячейках DRAM. Когда транзистор доступа активирован, электрический заряд в конденсаторе разделяется с битовой линией. Емкость битовой линии намного больше, чем у конденсатора (примерно в десять раз). Таким образом, изменение напряжения битовой линии незначительно. Усилители считывания требуются для преобразования разности напряжений в уровни, заданные системой логической сигнализации. Современные DRAM используют усилители дифференциального считывания и сопровождаются требованиями относительно того, как построены массивы DRAM. Усилители дифференциального считывания работают, управляя своими выходами до противоположных крайних значений на основе относительных напряжений на парах битовых линий. Усилители считывания работают эффективно и действенно только в том случае, если емкость и напряжения этих пар битовых линий точно совпадают.Помимо обеспечения того, чтобы длина битовых линий и количество присоединенных к ним ячеек DRAM были равны, появились две основные архитектуры для проектирования массива, обеспечивающие требования усилителей считывания: открытые и свернутые массивы битовых линий.

Открытые битовые массивы [ править ]

ИС DRAM первого поколения (1 кбит), вплоть до поколения 64 кбит (и некоторые устройства поколения 256 кбит) имели архитектуру открытых битовых массивов. В этих архитектурах битовые линии делятся на несколько сегментов, а усилители дифференциального считывания размещаются между сегментами битовых линий. Поскольку усилители считывания размещаются между сегментами битовых линий, чтобы направлять их выходы за пределы массива, требуется дополнительный уровень межсоединений, размещенный над теми, которые используются для построения линий слов и линий битов.

Ячейки DRAM, находящиеся на краях массива, не имеют смежных сегментов. Поскольку усилители дифференциального считывания требуют одинаковой емкости и длины битовой линии от обоих сегментов, предусмотрены фиктивные сегменты битовой линии. Преимуществом массива открытых битовых линий является меньшая площадь массива, хотя это преимущество немного уменьшается из-за фиктивных сегментов битовых линий. Недостатком, который привел к тому, что эта архитектура практически исчезла, является внутренняя уязвимость к шуму , который влияет на эффективность усилителей дифференциального считывания. Поскольку каждый сегмент битовой линии не имеет пространственного отношения друг к другу, вероятно, что шум повлияет только на один из двух сегментов битовой линии.

Свернутые битовые массивы [ править ]

Архитектура свернутого массива битовых линий направляет битовые линии попарно по всему массиву. Непосредственная близость парных битовых линий обеспечивает превосходные характеристики подавления синфазного шума по сравнению с открытыми массивами битовых линий. Архитектура свернутого битового массива начала появляться в микросхемах DRAM в середине 1980-х годов, начиная с поколения 256 кбит. Этой архитектуре отдают предпочтение современные ИС DRAM за ее превосходную помехозащищенность.

Эта архитектура называется свернутой, потому что в ее основе лежит архитектура открытого массива с точки зрения принципиальной схемы. Архитектура свернутого массива, по-видимому, удаляет ячейки DRAM в альтернативных парах (потому что две ячейки DRAM совместно используют один контакт битовой линии) из столбца, а затем перемещают ячейки DRAM из соседнего столбца в пустоты.

Место, где закручивается битовая линия, занимает дополнительную область. Чтобы свести к минимуму накладные расходы на площадь, инженеры выбирают простейшую схему скручивания с минимальной площадью, которая способна снизить уровень шума ниже указанного предела. По мере того, как технологический процесс совершенствуется для уменьшения минимальных размеров элементов, проблема отношения сигнал / шум ухудшается, поскольку связь между соседними металлическими проводами обратно пропорциональна их шагу. Используемые схемы сворачивания массива и скручивания битовой строки должны возрастать по сложности, чтобы поддерживать достаточное снижение шума. Схемы, которые имеют желаемые характеристики помехоустойчивости для минимального воздействия на территорию, являются темой текущих исследований (Kenner, стр. 37).

Будущие архитектуры массивов [ править ]

Достижения в технологических процессах могут привести к тому, что архитектуры открытых битовых массивов станут предпочтительнее, если они смогут предложить лучшую долгосрочную эффективность области; поскольку архитектуры свернутых массивов требуют все более сложных схем складывания, чтобы соответствовать любому прогрессу в технологии производства. Взаимосвязь между технологией процесса, архитектурой массива и эффективностью области является активной областью исследований.

Избыточность строк и столбцов [ править ]

Первые интегральные схемы DRAM не имели избыточности. Интегральная схема с дефектной ячейкой DRAM будет отброшена. Начиная с поколения 64 кбит, массивы DRAM включали в себя запасные строки и столбцы для повышения производительности. Запасные строки и столбцы обеспечивают устойчивость к незначительным производственным дефектам, которые привели к неработоспособности небольшого количества строк или столбцов. Дефектные строки и столбцы физически отсоединяются от остальной части массива срабатыванием программируемого предохранителя или перерезанием провода лазером. Запасные строки или столбцы заменяются логикой переназначения в декодерах строк и столбцов (Jacob, стр. 358–361).

Обнаружение и исправление ошибок [ править ]

Электрические или магнитные помехи внутри компьютерной системы могут вызвать самопроизвольное переключение одного бита DRAM в противоположное состояние. Большинство одноразовых (« мягких ») ошибок в микросхемах DRAM возникает в результате фонового излучения , в основном нейтронов от вторичных космических лучей , которые могут изменять содержимое одной или нескольких ячеек памяти или мешать работе схем, используемых для чтения / напишите их.

Проблема может быть уменьшена путем использования избыточных битов памяти и дополнительных схем, которые используют эти биты для обнаружения и исправления программных ошибок. В большинстве случаев обнаружение и исправление выполняется контроллером памяти ; иногда необходимая логика прозрачно реализуется в микросхемах или модулях DRAM, что позволяет использовать память ECC для систем, не поддерживающих ECC. ^[38] Дополнительные биты памяти используются для записи данных о четности и для восстановления недостающих данных с помощью кода исправления ошибок (ECC). Четность позволяет обнаруживать все однобитовые ошибки (фактически, любое нечетное количество ошибочных битов). Самый распространенный код с исправлением ошибок, код Хэмминга SECDED, позволяет исправлять однобитовые ошибки и, в обычной конфигурации, с помощью дополнительного бита четности обнаруживать двухбитовые ошибки. ^[39]

Недавние исследования показывают широко варьирующуюся частоту ошибок с разницей более чем на семь порядков, от 10 ^-10 -10 ^-17 ошибок / бит · ч , примерно одна битовая ошибка в час на гигабайт памяти до одной битовой ошибки в столетие, на гигабайт памяти. ^{[40] [41] [42]} Шредер и др. Исследование 2009 года сообщило о 32% вероятности того, что данный компьютер в их исследовании будет страдать хотя бы от одной исправляемой ошибки в год, и предоставило доказательства того, что большинство таких ошибок являются периодическими жесткими, а не мягкими ошибками. ^[43] Исследование, проведенное в 2010 году в Университете Рочестера, также показало, что значительная часть ошибок памяти - это периодические серьезные ошибки. ^[44]Крупномасштабные исследования основной памяти без ECC на ПК и ноутбуках показывают, что необнаруженные ошибки памяти являются причиной значительного числа системных сбоев: в исследовании сообщается о вероятности 1 из 1700 на 1,5% протестированной памяти (экстраполяция примерно до 26%). шанс для общей памяти), что компьютер будет иметь ошибку памяти каждые восемь месяцев. ^[45]

Безопасность [ править ]

Остаточность данных [ править ]

Хотя динамическая память указана и гарантированно сохраняет свое содержимое при подаче питания и обновлении через каждые короткие промежутки времени (часто 64 мс ), конденсаторы ячеек памяти часто сохраняют свои значения в течение значительно более длительного времени, особенно при низких температурах. ^[46] При некоторых условиях большая часть данных в DRAM может быть восстановлена, даже если они не обновлялись в течение нескольких минут. ^[47]

Это свойство можно использовать для обхода безопасности и восстановления данных, хранящихся в основной памяти, которые, как предполагается, будут уничтожены при отключении питания. Компьютер можно было быстро перезагрузить и прочитать содержимое основной памяти; или удалив модули памяти компьютера, охладив их, чтобы продлить срок хранения данных, а затем перенести их на другой компьютер для считывания. Такая атака была продемонстрирована для обхода популярных систем шифрования диска, такие как источник открытого TrueCrypt , от Microsoft BitLocker Drive Encryption , и Apple , «s FileVault . ^[46] Этот тип атаки на компьютер часто называют атакой с холодной загрузкой .

Повреждение памяти [ править ]

Динамическая память по определению требует периодического обновления. Более того, чтение динамической памяти - это деструктивная операция, требующая перезарядки ячеек памяти в считанной строке. Если эти процессы несовершенные, операция чтения может вызвать мягкие ошибки . В частности, существует риск утечки некоторого заряда между соседними ячейками, в результате чего обновление или считывание одной строки может вызвать ошибку возмущения в соседней или даже соседней строке. Осведомленность об ошибках возмущений восходит к первой коммерчески доступной DRAM в начале 1970-х годов ( Intel 1103 ). Несмотря на методы снижения риска, используемые производителями, коммерческие исследователи в ходе анализа 2014 года доказали, что коммерчески доступная DDR3Микросхемы DRAM, произведенные в 2012 и 2013 годах, подвержены ошибкам из-за сбоев. ^[48] Сопутствующий побочный эффект, который привел к наблюдаемым переворотам долота, получил название « рядный молот» .

Упаковка [ править ]

Модуль памяти [ править ]

ИС динамического ОЗУ обычно упаковываются в формованные эпоксидные корпуса с внутренней рамкой для выводов для соединения между кремниевым кристаллом и выводами корпуса. В оригинальной конструкции IBM PC использовались микросхемы, упакованные в двухрядные корпуса., припаивается непосредственно к основной плате или устанавливается в розетки. Поскольку плотность памяти резко возросла, пакет DIP больше не использовался. Для удобства использования несколько интегральных схем динамического ОЗУ могут быть установлены на одном модуле памяти, что позволяет устанавливать 16-разрядную, 32-разрядную или 64-разрядную память в одном блоке, без необходимости для установщика вставлять несколько отдельных модулей. интегральные схемы. Модули памяти могут включать дополнительные устройства для проверки четности или исправления ошибок. В ходе эволюции настольных компьютеров было разработано несколько стандартизированных типов модулей памяти. Портативные компьютеры, игровые приставки и специализированные устройства могут иметь собственные форматы модулей памяти, не взаимозаменяемые со стандартными частями настольного компьютера по причинам упаковки или собственности.

Встроенный [ править ]

DRAM, интегрированная в интегральную схему, разработанную в рамках процесса с оптимизацией логики (например, интегральная схема для конкретного приложения , микропроцессор или вся система на кристалле ), называется встроенной DRAM (eDRAM). Для встроенного DRAM требуются конструкции ячеек DRAM, которые можно изготавливать без предотвращения изготовления транзисторов с быстрой коммутацией, используемых в высокопроизводительной логике, и модификации базовой технологической технологии с оптимизацией логики для согласования этапов процесса, необходимых для создания структур ячеек DRAM.

Версии [ править ]

Поскольку основная ячейка и массив DRAM сохраняли одну и ту же базовую структуру в течение многих лет, типы DRAM в основном различаются множеством различных интерфейсов для связи с микросхемами DRAM.

Асинхронная DRAM [ править ]

Первоначальная DRAM, теперь известная под ретронимом « асинхронная DRAM », была первым типом используемой DRAM. С момента своего появления в конце 1960-х годов он был обычным явлением в вычислениях примерно до 1997 года, когда он был в основном заменен синхронной DRAM . В настоящее время производство асинхронной оперативной памяти относительно редко. ^[49]

Принципы работы [ править ]

Асинхронная микросхема DRAM имеет силовые соединения, некоторое количество адресных входов (обычно 12) и несколько (обычно одна или четыре) двунаправленных линий данных. Имеется четыре управляющих сигнала с активным низким уровнем :

• RAS , строчный адресный строб. Входные данные адреса фиксируются на заднем фронте RAS , и выберите строку для открытия. Строка остается открытой до тех пор, пока РСБУ остается низким.
• CAS , строб адреса столбца. Входные данные адреса фиксируются на заднем фронте CAS и выбирают столбец из текущей открытой строки для чтения или записи.
• МЫ , запись разрешена. Этот сигнал определяет, является ли данный задний фронт CAS чтением (если высокий) или записью (если низкий). Если низкий, входные данные также фиксируются на заднем фронте CAS .
• OE , выход разрешен. Это дополнительный сигнал, управляющий выводом на контакты ввода / вывода данных. Выводы данных управляются микросхемой DRAM, если RAS и CAS имеют низкий уровень, WE - высокий, а OE - низкий. Во многих приложениях OE может быть постоянно подключен к низкому уровню (выход всегда включен), но это может быть полезно при параллельном подключении нескольких микросхем памяти.

Этот интерфейс обеспечивает прямое управление внутренней синхронизацией. Когда для RAS устанавливается низкий уровень, нельзя предпринимать попытки цикла CAS до тех пор, пока усилители считывания не определят состояние памяти, а для RAS не следует возвращать высокий уровень до тех пор, пока ячейки памяти не будут обновлены. Когда УЗВ находится на высоком уровне, его необходимо удерживать достаточно долго для завершения предварительной зарядки.

Хотя DRAM является асинхронным, сигналы обычно генерируются контроллером памяти с синхронизацией, который ограничивает их синхронизацию кратностью тактового цикла контроллера.

Только обновление RAS [ править ]

Классическая асинхронная DRAM обновляется, открывая каждую строку по очереди.

Циклы обновления распределяются по всему интервалу обновления таким образом, что все строки обновляются в пределах необходимого интервала. Чтобы обновить одну строку матрицы памяти с использованием RAS только обновления (ROR), следующие шаги должны произойти:

1. Адрес строки, которую нужно обновить, должен быть применен к входным контактам адреса.
2. РАС должен переключиться с высокого на низкий. CAS должен оставаться высоким.
3. По истечении необходимого периода времени RAS должен вернуться на высокий уровень.

Это можно сделать, указав адрес строки и пульсируя низкий уровень RAS ; нет необходимости выполнять какие-либо циклы CAS . Внешний счетчик необходим для последовательного перебора адресов строк. ^[50]

CAS перед обновлением RAS [ править ]

Для удобства счетчик был быстро встроен в сами микросхемы DRAM. Если линия CAS переводится в низкий уровень перед RAS (обычно это недопустимая операция), тогда DRAM игнорирует вводимые адреса и использует внутренний счетчик для выбора строки для открытия. Это известно как обновление CAS до RAS (CBR). Это стало стандартной формой обновления для асинхронной DRAM и единственной формой, обычно используемой с SDRAM.

Скрытое обновление [ править ]

Учитывая поддержку CAS -before- РАН обновления, можно deassert RAS , удерживая CAS низко , чтобы сохранить выходные данные. Если затем снова утверждается RAS , выполняется цикл обновления CBR, в то время как выходы DRAM остаются действительными. Поскольку вывод данных не прерывается, это называется скрытым обновлением . ^[51]

Страничный режим DRAM [ править ]

DRAM страничного режима - это небольшая модификация интерфейса DRAM IC первого поколения, которая улучшила производительность чтения и записи в строку, избегая неэффективности предварительной зарядки и многократного открытия одной и той же строки для доступа к другому столбцу. В режиме памяти DRAM постраничного режима после того, как строка была открыта путем удержания низкого уровня для RAS , строка могла оставаться открытой, и можно было выполнить несколько операций чтения или записи в любой из столбцов в строке. Доступ к каждому столбцу инициировался подтверждением CAS и представлением адреса столбца. Для чтений после задержки ( t _CAC), действительные данные будут отображаться на выводах вывода данных, которые удерживались на высоком значении Z до появления действительных данных. Для записи сигнал разрешения записи и данные записи будут представлены вместе с адресом столбца. ^[52]

Память DRAM страничного режима была позже улучшена с небольшой модификацией, которая еще больше уменьшила задержку. DRAM с этим улучшением были названы DRAM с быстрым страничным режимом ( FPM DRAM ). В страничном режиме DRAM CAS был подтвержден до того, как был предоставлен адрес столбца. В FPM DRAM адрес столбца может быть предоставлен, пока CAS еще не подтвержден. Адрес столбца распространяется по пути данных адреса столбца, но не выводит данные на выводы данных до тех пор, пока не будет подтвержден CAS . До утверждения CAS контакты вывода данных держались на высоком Z. FPM DRAM уменьшил задержку t _CAC . ^[53] DRAM с быстрым страничным режимом была представлена ​​в 1986 году и использовалась с Intel 80486.

Статический столбец - это вариант быстрого страничного режима, в котором адрес столбца не нужно хранить, а наоборот, входные данные адреса могут быть изменены при низком уровне CAS , а выходные данные будут обновлены соответствующим образом через несколько наносекунд. ^[53]

Режим полубайта - это еще один вариант, в котором к четырем последовательным местоположениям в строке можно получить доступ с помощью четырех последовательных импульсов CAS . Отличие от обычного страничного режима состоит в том, что входы адреса не используются для краев CAS со второго по четвертый ; они генерируются внутри, начиная с адреса, предоставленного для первого края CAS . ^[53]

Расширенные данные из DRAM [ править ]

DRAM с расширенным выводом данных (EDO DRAM) была изобретена и запатентована в 1990-х годах компанией Micron Technology, которая затем передала лицензию на технологию многим другим производителям памяти. ^[54] ОЗУ EDO, иногда называемое DRAM с включенным гиперпраничным режимом, похоже на DRAM с быстрым страничным режимом с дополнительной функцией, заключающейся в том, что новый цикл доступа может быть запущен при сохранении активности вывода данных предыдущего цикла. Это допускает определенное перекрытие операций (конвейерная обработка), что позволяет несколько повысить производительность. Это до 30% быстрее, чем FPM DRAM, ^[55] которую он начал заменять в 1995 году, когда Intel представила набор микросхем 430FX.с поддержкой EDO DRAM. Независимо от увеличения производительности модули SIMM FPM и EDO могут использоваться взаимозаменяемо во многих (но не во всех) приложениях. ^{[56] [57]}

Если быть точным, EDO DRAM начинает вывод данных на заднем фронте CAS , но не останавливает вывод, когда CAS снова поднимается. Он сохраняет вывод действительным (таким образом, увеличивая время вывода данных) до тех пор, пока либо не будет отменено подтверждение RAS, либо пока новый задний фронт CAS не выберет другой адрес столбца.

Одноцикловый EDO может выполнять полную транзакцию памяти за один такт. В противном случае каждый последовательный доступ к ОЗУ на одной и той же странице занимает два тактовых цикла вместо трех после выбора страницы. Производительность и возможности EDO позволили ему отчасти заменить тогда еще медленные кеши L2 ПК. Это дало возможность уменьшить огромную потерю производительности, связанную с отсутствием кеш-памяти второго уровня, и при этом удешевило сборку систем. Это также было хорошо для ноутбуков из-за трудностей, связанных с их ограниченным форм-фактором и ограниченным временем автономной работы. Система EDO с кэш-памятью L2 была ощутимо быстрее, чем старая комбинация FPM / L2.

Одноцикловое ОЗУ EDO стало очень популярным на видеокартах к концу 1990-х годов. Это была очень низкая стоимость, но с точки зрения производительности почти такая же, как и у гораздо более дорогой VRAM.

Burst EDO DRAM [ править ]

Развитие EDO DRAM, пакетное EDO DRAM (BEDO DRAM), могло обрабатывать четыре адреса памяти за один пакет , максимум 5-1-1-1 , экономя дополнительно три такта по сравнению с оптимально спроектированной памятью EDO. Это было сделано путем добавления счетчика адресов на чип для отслеживания следующего адреса. BEDO также добавила этап конвейера, позволяющий разделить цикл доступа к странице на две части. Во время операции чтения из памяти первая часть обращалась к данным из массива памяти на выходной каскад (вторая защелка). Вторая часть управляла шиной данных от этой защелки на соответствующем логическом уровне. Поскольку данные уже находятся в выходном буфере, достигается более быстрое время доступа (до 50% для больших блоков данных), чем с традиционным EDO.

Хотя BEDO DRAM продемонстрировала дополнительную оптимизацию по сравнению с EDO, к тому времени, когда она была доступна, рынок сделал значительные инвестиции в синхронную DRAM или SDRAM [1] . Хотя BEDO RAM в некоторых отношениях превосходила SDRAM, последняя технология быстро вытеснила BEDO.

Синхронная динамическая RAM [ править ]

Синхронная динамическая RAM (SDRAM) значительно изменяет интерфейс асинхронной памяти, добавляя линию синхронизации (и линию включения часов). Все остальные сигналы принимаются по нарастающему фронту тактового сигнала.

В RAS и CAS входы больше не действуют как стробы, но вместо этого, наряду с / WE, частью команды 3-битовой:

Функция строки OE расширена до побайтового сигнала «DQM», который управляет вводом данных (записью) в дополнение к выводу данных (считыванию). Это позволяет микросхемам DRAM быть шире 8 бит, при этом поддерживая запись с побайтной детализацией.

Многие временные параметры остаются под контролем контроллера DRAM. Например, между активацией строки и командой чтения или записи должно пройти минимальное время. Один важный параметр должен быть запрограммирован в самой микросхеме SDRAM, а именно задержка CAS . Это количество тактов, разрешенных для внутренних операций между командой чтения и первым словом данных, появляющимся на шине данных. Команда «Загрузить регистр режима» используется для передачи этого значения в микросхему SDRAM. Другие настраиваемые параметры включают длину пакетов чтения и записи, то есть количество слов, передаваемых за одну команду чтения или записи.

Наиболее значительным изменением и основной причиной того, что SDRAM вытеснила асинхронную RAM, является поддержка нескольких внутренних банков внутри микросхемы DRAM. Используя несколько битов «адреса банка», которые сопровождают каждую команду, можно активировать второй банк и начать чтение данных во время чтения из первого банка . Посредством чередования банков устройство SDRAM может поддерживать постоянную занятость шины данных в отличие от асинхронной DRAM.

Синхронная DRAM с одной скоростью передачи данных [ править ]

SDRAM с одной скоростью передачи данных (SDR SDRAM или SDR) - это исходное поколение SDRAM; он выполнял однократную передачу данных за такт.

Синхронная DRAM с двойной скоростью передачи данных [ править ]

SDRAM с двойной скоростью передачи данных (DDR SDRAM или DDR) была более поздним развитием SDRAM и использовалась в памяти ПК, начиная с 2000 года. Последующие версии нумеруются последовательно ( DDR2 , DDR3 и т. Д.). DDR SDRAM внутренне выполняет доступ двойной ширины с тактовой частотой и использует интерфейс с двойной скоростью передачи данных для передачи половины по каждому фронту тактовой частоты. DDR2 и DDR3 увеличили этот коэффициент до 4х и 8х соответственно, обеспечивая пакеты из 4 и 8 слов за 2 и 4 тактовых цикла соответственно. Скорость внутреннего доступа в основном не изменилась (200 миллионов в секунду для памяти DDR-400, DDR2-800 и DDR3-1600), но каждый доступ передает больше данных.

Direct Rambus DRAM [ править ]

Прямая RAMBUS DRAM ( DRDRAM ) была разработана Rambus. Впервые поддержанный на материнских платах в 1999 году, он должен был стать отраслевым стандартом, но уступил место DDR SDRAM , что сделало его технически устаревшим к 2003 году.

DRAM с уменьшенной задержкой [ править ]

DRAM с уменьшенной задержкой (RLDRAM) - это высокопроизводительная SDRAM с удвоенной скоростью передачи данных (DDR), которая сочетает в себе быстрый произвольный доступ с высокой пропускной способностью и предназначена в основном для сетевых приложений и приложений кэширования.

Графическая RAM [ править ]

Графические RAM - это асинхронные и синхронные DRAM, предназначенные для задач, связанных с графикой, таких как память текстур и кадровые буферы , имеющиеся на видеокартах .

Видео DRAM [ править ]

Видео DRAM (VRAM) - это двухпортовый вариант DRAM, который когда-то обычно использовался для хранения кадрового буфера в некоторых графических адаптерах .

Окно DRAM [ править ]

Window DRAM (WRAM) - это вариант VRAM, который когда-то использовался в графических адаптерах, таких как Matrox Millennium и ATI 3D Rage Pro . WRAM был разработан, чтобы работать лучше и стоить меньше, чем VRAM. WRAM предлагает до 25% большую пропускную способность, чем VRAM, и ускоряет часто используемые графические операции, такие как рисование текста и заливка блоков. ^[58]

Multibank DRAM [ править ]

Multibank DRAM (MDRAM) - это тип специализированной DRAM, разработанной MoSys. Он состоит из небольших банков памяти объемом 256 КБ , которые работают с чередованием , обеспечивая пропускную способность, подходящую для графических карт, с меньшими затратами на память, такую ​​как SRAM . MDRAM также позволяет выполнять операции с двумя банками за один такт, позволяя иметь несколько одновременных доступов, если доступы были независимыми. MDRAM в основном использовалась в графических картах, например, с чипсетами Tseng Labs ET6x00. Платы на основе этого набора микросхем часто имели необычную емкость 2,25 МБ из-за способности MDRAM более легко реализовать с такой емкостью. Графическая карта сВ 2,25 МБ MDRAM было достаточно памяти, чтобы обеспечить 24-битный цвет при разрешении 1024 × 768 - очень популярная настройка в то время.

ОЗУ синхронной графики [ править ]

ОЗУ синхронной графики (SGRAM) - это специализированная форма SDRAM для графических адаптеров. Он добавляет такие функции, как битовая маскировка (запись в заданную битовую плоскость без влияния на другие) и блочную запись (заполнение блока памяти одним цветом). В отличие от VRAM и WRAM, SGRAM однопортовый. Однако он может открывать две страницы памяти одновременно, что имитирует двухпортовый характер других технологий видеопамяти.

Графика с удвоенной скоростью передачи данных SDRAM [ править ]

Графика с удвоенной скоростью передачи данных SDRAM - это тип специализированной памяти DDR SDRAM, предназначенной для использования в качестве основной памяти графических процессоров (GPU). GDDR SDRAM отличается от обычных типов DDR SDRAM, таких как DDR3, хотя они используют некоторые основные технологии. Их основными характеристиками являются более высокие тактовые частоты как для ядра DRAM, так и для интерфейса ввода-вывода, что обеспечивает большую пропускную способность памяти для графических процессоров. По состоянию на 2020 год существует семь последовательных поколений GDDR: GDDR2 , GDDR3 , GDDR4 , GDDR5 , GDDR5X , GDDR6 и GDDR6X .

Псевдостатическая RAM [ править ]

Псевдостатическая оперативная память (PSRAM или PSDRAM) - это динамическая оперативная память со встроенной схемой обновления и управления адресами, которая ведет себя так же, как статическая оперативная память (SRAM). Он сочетает в себе высокую плотность DRAM с простотой использования настоящего SRAM. PSRAM (производства Numonyx ) используется в Apple iPhone и других встроенных системах, таких как XFlar Platform. ^[59]

Некоторые компоненты DRAM имеют «режим самообновления». Хотя здесь используется большая часть той же логики, которая необходима для псевдостатической работы, этот режим часто эквивалентен режиму ожидания. Он предоставляется в первую очередь для того, чтобы позволить системе приостанавливать работу своего контроллера DRAM для экономии энергии без потери данных, хранящихся в DRAM, а не для обеспечения работы без отдельного контроллера DRAM, как в случае с PSRAM.

Встроен вариант PSRAM был продан MoSys под названием 1T-SRAM . Это набор небольших банков DRAM с кешем SRAM спереди, чтобы он работал так же, как SRAM. Он используется в игровых консолях Nintendo GameCube и Wii .

См. Также [ править ]

• Фиксирование цен на DRAM
• Флэш-память
• Список битрейтов устройства
• Банк памяти
• Геометрия памяти

Ссылки [ править ]

Дальнейшее чтение [ править ]

• Кит, Брент; Бейкер, Р. Джейкоб; Джонсон, Брайан; Линь, Фэн (2007). Проектирование схем DRAM: фундаментальные и высокоскоростные темы . Вайли. ISBN 978-0470184752.
• Джейкоб, Брюс; Ван, Дэвид; Нг, Спенсер (2010) [2008]. Системы памяти: кэш, DRAM, диск . Морган Кауфманн. ISBN 978-0-08-055384-9.

Внешние ссылки [ править ]

• Каллер, Дэвид (2005). «Объем памяти (одна микросхема DRAM)». EECS 252 Компьютерная архитектура для выпускников: Лекция 1 . Электротехника и компьютерные науки, Калифорнийский университет в Беркли. п. 15. Логарифмический график 1980–2003 гг., Показывающий размер и время цикла.
• Преимущества Chipkill-Correct ECC для основной памяти сервера ПК - обсуждение надежности SDRAM в 1997 году - некоторая интересная информация о «мягких ошибках» космических лучей , особенно в отношении схем кода с исправлением ошибок
• Техническая документация Tezzaron Semiconductor Soft Error Обзор литературы 1994 года по измерениям коэффициента ошибок памяти.
• Джонстон, А. (октябрь 2000 г.). «Проблемы масштабирования и технологии для коэффициентов мягких ошибок» (PDF) . 4-я ежегодная исследовательская конференция по надежности Стэнфордского университета . Архивировано из оригинального (PDF) 3 ноября 2004 года.
• Mandelman, JA; Деннард, Р.Х .; Броннер, Великобритания; Debrosse, JK; Divakaruni, R .; Li, Y .; Раденс, CJ (2002). «Проблемы и будущие направления для масштабирования динамической памяти с произвольным доступом (DRAM)» . Журнал исследований и разработок IBM . 46 (2.3): 187–212. DOI : 10.1147 / rd.462.0187 . Архивировано из оригинала на 2005-03-22.
• Ars Technica: Руководство по RAM
• Ван, Дэвид Тавэй (2005). Современные системы памяти DRAM: анализ производительности и высокопроизводительный алгоритм планирования DRAM с ограничением мощности (PDF) (PhD). Университет Мэриленда, Колледж-Парк. hdl : 1903/2432 . Проверено 10 марта 2007 . Подробное описание текущей технологии DRAM.
• Многопортовая кэш -память DRAM - MP-RAM
• Дреппер, Ульрих (2007). «Что должен знать каждый программист о памяти» .