МОЩНОСТЬ3

Эта статья включает в себя список общих ссылок , но он остается в значительной степени непроверенным, поскольку в нем отсутствует достаточное количество соответствующих встроенных ссылок . Пожалуйста, помогите улучшить эту статью, добавив более точные цитаты. ( Сентябрь 2017 г. ) ( Узнайте, как и когда удалить этот шаблон сообщения )

POWER3 является микропроцессор , разработанный и исключительно производства IBM , который реализовал 64-разрядную версию PowerPC архитектуры набора команд (ISA), включая все дополнительные инструкции в ISA (в то время) , такие как инструкции , присутствующие в Версия POWER2 POWER ISA, но не в PowerPC ISA. Он был представлен 5 октября 1998 года и дебютировал в RS / 6000 43P Model 260 , высокопроизводительной графической рабочей станции. ^[1] POWER3 изначально должен был называться PowerPC 630, но был переименован, вероятно, чтобы выделить серверные процессоры POWER.он пришел на смену более ориентированным на потребителя 32-битным PowerPC. POWER3 был преемником P2SC, производного от POWER2, ​​и завершил давно отложенный переход IBM от POWER к PowerPC, который первоначально планировалось завершить в 1995 году. POWER3 использовался в серверах и рабочих станциях IBM RS / 6000 на частоте 200 МГц. Он конкурировал с Digital Equipment Corporation (DEC) Alpha 21264 и Hewlett-Packard (HP) PA-8500 .

Описание [ править ]

POWER3 был основан на PowerPC 620 , более ранней 64-битной реализации PowerPC, которая была запоздалой, недостаточно производительной и коммерчески неудачной. Как и PowerPC 620, POWER3 имеет три блока с фиксированной точкой , но один блок с плавающей запятой (FPU) был заменен двумя объединенными блоками умножения-сложения с плавающей запятой , а также был добавлен дополнительный блок загрузки-хранения (всего из двух) для повышения производительности с плавающей запятой. POWER3 - это суперскалярная конструкция, в которой инструкции выполнялись не по порядку . Он имеет семиступенчатый целочисленный конвейер, минимальный восьмиступенчатый конвейер загрузки / сохранения и десятиступенчатый конвейер с плавающей запятой.

Передняя часть состоит из двух этапов: выборки и декодирования. На первом этапе восемь инструкций были извлечены из кэша инструкций 32 КБ и помещены в буфер инструкций с 12 записями. На втором этапе четыре инструкции были взяты из буфера команд, декодированы и отправлены в очереди команд. Ограничений на выдачу инструкций немного: из двух очередей целочисленных инструкций только одна может принимать одну инструкцию, другая может принимать до четырех, как и очередь инструкций с плавающей запятой. Если в очередях недостаточно неиспользованных записей, инструкции не могут быть выданы. Передняя часть имеет короткий конвейер, что приводит к небольшому штрафу за ошибочное предсказание ветвления за три цикла .

На третьем этапе инструкции в очередях инструкций, готовые к выполнению, читают свои операнды из файлов регистров. Файл регистров общего назначения содержит 48 регистров, из которых 32 являются регистрами общего назначения, а 16 - регистрами переименования для переименования регистров . Чтобы уменьшить количество портов, необходимых для предоставления данных и получения результатов, файл регистров общего назначения дублируется так, чтобы было две копии, первая из которых поддерживает три целочисленных исполнительных блока, а вторая - два блока загрузки / сохранения. Эта схема была похожа на современный микропроцессор DEC Alpha 21264., но было проще, так как не требовалось дополнительного тактового цикла для синхронизации двух копий из-за более высокого времени цикла POWER3. Файл регистров с плавающей запятой содержит 56 регистров, из которых 32 являются регистрами с плавающей запятой и 24 регистра переименования. По сравнению с PowerPC 620 было больше регистров переименования, что позволяло выполнять больше инструкций не по порядку, повышая производительность.

Казнь начинается на четвертом этапе. Очереди инструкций отправляют до восьми инструкций в исполнительные блоки. Целочисленные инструкции выполняются в трех целочисленных исполнительных модулях (IBM называет их «модулями с фиксированной точкой»). Два модуля идентичны и выполняют все целочисленные инструкции, кроме умножения и деления. Все выполняемые ими инструкции имеют задержку в один цикл. Третий блок выполняет инструкции умножения и деления. Эти инструкции не конвейерные и имеют многоцикловые задержки. 64-битное умножение имеет задержку в девять циклов, а 64-битное деление имеет задержку в 37 циклов.

Инструкции с плавающей запятой выполняются в двух модулях с плавающей запятой (FPU). FPU могут объединять операции умножения и сложения , когда умножение и сложение выполняются одновременно. Такие инструкции, наряду с индивидуальным сложением и умножением, имеют задержку в четыре цикла. Инструкции деления и извлечения квадратного корня выполняются в одних и тех же FPU, но им помогает специализированное оборудование. Инструкции деления с одинарной точностью (32 бита) и извлечения квадратного корня имеют задержку в 14 циклов, тогда как команды деления с двойной точностью (64 бита) и извлечения квадратного корня имеют задержку в 18 и 22 цикла соответственно.

После завершения выполнения инструкции хранятся в буферах, прежде чем будут зафиксированы и сделаны видимыми для программного обеспечения. Выполнение завершается на пятом этапе для целочисленных инструкций и на восьмом этапе для вычислений с плавающей запятой. Фиксация происходит на шестом этапе для целых чисел и девятом этапе для чисел с плавающей запятой. Обратная запись происходит на этапе после фиксации. POWER3 может выводить до четырех инструкций за цикл.

Кэш данных PowerPC 620 оптимизирован для технических и научных приложений. Его емкость была увеличена вдвое до 64 КБ, чтобы повысить скорость попадания в кэш; кэш был двухпортовым, реализованным путем чередования восьми банков, что позволяло в некоторых случаях выполнять две загрузки или два сохранения за один цикл; и размер строки был увеличен до 128 байт. Ширина кэш-шины L2 была увеличена вдвое до 256 бит, чтобы компенсировать больший размер строки кэша и сохранить четырехцикловую задержку для пополнения кеша.

POWER3 содержал 15 миллионов транзисторов на 270 мм ² головки. Он был изготовлен по технологии IBM CMOS-6S2, дополнительному процессу металл-оксид-полупроводник, который представляет собой гибрид элементов размером 0,25 мкм и металлических слоев 0,35 мкм. Процесс состоит из пяти слоев алюминия. Он был упакован в ту же решетку из керамических колонн на 1088 столбцов, что и P2SC , но с другим выводом.

POWER3-II [ править ]

POWER3-II был улучшенным POWER3, который увеличил тактовую частоту до 450 МГц. Он содержит 23 миллиона транзисторов и имеет размер 170 мм ² . Он был изготовлен по технологии IBM CMOS7S, 0,22 мкм CMOS-технологии с шестью уровнями медных межсоединений . На смену ему пришел POWER4 в 2001 году.

См. Также [ править ]

• Архитектура набора команд IBM POWER
• PowerPC
• Микропроцессоры IBM POWER

Заметки [ править ]

Ссылки [ править ]

• Papermaster, M .; Dinkjian, R .; Mayfield, M .; и другие. (1998). «POWER3: 64-битный процессор PowerPC нового поколения» . IBM Corp. Цитировать журнал требует |journal=( помощь )
• Андерсон, С .; Bell, R .; Hague, J .; и другие. (1998). «RS / 6000 Научные и технические вычисления: Введение в POWER3 и руководство по настройке» (PDF) . IBM Corp. Архивировано из оригинального (PDF) 21 июля 2006 года. Цитировать журнал требует |journal=( помощь )CS1 maint: обескураженный параметр ( ссылка ) - дает больше информации о POWER1, POWER2 и POWER3
• О'Коннелл, ФП; White, SW (6 ноября 2000 г.). «POWER3: следующее поколение процессоров PowerPC». Журнал исследований и разработок IBM , Том 44, номер 6.
• Песня, Питер (17 ноября 1997 г.). «IBM Power3 на замену P2SC». Отчет микропроцессора .
• Международная корпорация деловых машин (5 октября 1998 г.). Новый чип IBM POWER3 . Пресс-релиз .